第章PLD技術及其應用.ppt

1、概述 12.1 可編程邏輯器件 12.2 可編程邏輯器件開發(fā)環(huán)境 12.3 VHDL介紹,第12章 目錄,第12章 PLD技術及其應用,概述,自頂向下的綜合技術,傳統(tǒng)電子系統(tǒng)的設計方法,ISP技術介紹,數字系統(tǒng)的設計,PLD的發(fā)展,第12章 概述,PLD的發(fā)展,可編程邏輯器件 （Programmble Logic Device)簡稱 PLD,制造商,通用集成電路,用戶,專用集成電路,第11章 11.1,第12章 概述,可編程邏輯器件的分類,從互連特性上分類 從可編程特性上分類 從器件容量上分類 從結構的復雜程度上分類,第11章 11.1,第12章 概述,可編程邏輯器件的發(fā)展,PROM PLA

2、PAL GAL,SPLD,CPLD FPGA,ISP技術,什么是ISP技術,第11章 11.1,第12章 概述,數字系統(tǒng)的設計,積木塊式的設計方法 根據需要選擇器件 搭系統(tǒng) 調試,傳統(tǒng)電子系統(tǒng)的設計方法,固定功能元件,電路板設計,電子系統(tǒng),缺點,1.器件多，數目大； 2.可靠性差； 3.不能實時修改,第12章 概述,自頂向下的綜合技術,系統(tǒng),子功能塊1,子功能塊2,子功能塊n,邏輯塊11,邏輯塊12,邏輯塊1m,邏輯塊21,邏輯塊111,Top-Down方法的關鍵在于：利用功能分割手段將設計由上到下進行層次化和模塊化,第12章 概述,自頂向下設計方法的優(yōu)點,設計與具體的器件和工藝無關 方便在各

3、種集成電路或PLD器件之間移植 適合多個設計者同時進行設計,設計原則,1、逐層分解功能，分層次進行設計 2、在各設計層次上，進行仿真驗證,第12章 概述,ISP 技術介紹,只要將器件插在系統(tǒng)內或者電路板上，就能對其編程或再編程。 可以先裝配后編程，成為產品后還可反復編程。 可以實時地進行靈活和方便的更改和開發(fā)，真正做到了硬件的“軟件化”自動設計,第12章 概述,CPLD的ISP技術使得硬件像軟件一樣被編程配置，實時設計、實時修改、實時實現，為電子技術的發(fā)展開辟了廣闊的前景,第12章 概述,12.1 可編程邏輯器件,可編程邏輯器件的基本邏輯約定 可編程邏輯器件的基本結構 可編程邏輯器件的介紹,第

4、12章 12.1,第12章 12.1.1,1）輸入緩沖單元,a) 緩沖器 (b) 真值表,有關邏輯約定,第12章 12.1.1,2）與門和或門,a) 與門PLD表示法 (b)與門傳統(tǒng)表示法,c) 或門PLD表示法 (d) 或門傳統(tǒng)表示法,有關邏輯約定,有關邏輯約定,第12章 12.1.1,3） PLD連接方式,a)固定連接 (b) 可編程連接 (c) 不連接,第12章 12.1.2,早期的可編程邏輯器件,1）PROM的結構,固定與陣列,可編程或陣列,第12章 12.1.2,2）PLA的結構,與陣、或陣均可編程,早期的可編程邏輯器件,第12章 12.1.2,3）PAL的結構,可編程與陣列,固定或

5、陣列,早期的可編程邏輯器件,第12章 12.1.1,4）GAL的結構,其特點是在它的每個輸出端都集成有一個輸出邏輯宏單元，因此其輸出方式可以配置(Configurable,早期的可編程邏輯器件,第12章 12.1.2,CPLD的結構特點,在CPLD中，通常將整個邏輯分為幾個邏輯塊。每個邏輯塊相當于數個GAL的組合，各個邏輯塊之間再用互連資源實現連接。 在CPLD芯片中設置了若干I/O單元，它們可直接與引腳相連，然后通過另一組連線連到所需的宏單元上。 CPLD中普遍設有多個時鐘輸入端，并可以利用芯片中產生的乘積項作為時鐘，給系統(tǒng)的設計帶來了很大的靈活性,結構特點,第12章 12.1.2,CPLD

6、的編程工藝,EPROM(Erasable Programmable ROM)工藝 E2ROM(Electrical Erasable ROM)工藝 Flash工藝,第12章 12.1.2,FPGA的結構特點,在構造FPGA時改用了單元結構。即在陣列的各個節(jié)點上放的不再是一個單獨的門，而是用門、觸發(fā)器等做成的邏輯單元，并在各個單元之間預先制作了許多連線。所以嚴格地說，FPGA不是門陣列，而是邏輯單元陣列，它和門陣列只是在陣列結構上相似而已,結構特點,第12章 12.1.2,FPGA的編程工藝,1) 反熔絲工藝-編程時不是將熔絲熔斷，而是將其熔連。 Actel公司的FPGA采用。 (2) RAM工

7、藝-Xilinx公司的FPGA采用的是另一種工藝，每個連接點代替熔絲的是一個受SR靜態(tài)觸發(fā)器控制的開關，當觸發(fā)器被置1時，開關接通，否則開關斷開,第12章 12.1.2,FPGA/CPLD的比較,延遲可預測能力 CPLD的時序延遲是均勻的和可預測的， FPGA的時序延遲不可預測,布線能力 CPLD獨特的內連線結構使其內連率很高，更適合于芯片設計的可編程器件驗證,適用場合 CPLD更適合于完成各種算法和組合邏輯， FPGA更適合于完成時序較多的邏輯電路,主要區(qū)別,第12章 12.1.3,Altera公司的主要產品,器件的可用資源逐漸增多，輸入輸出管腳也隨之增加,Classic系列,MAX系列,A

8、CEX系列,FLEX系列,APEX系列,12.2 可編程邏輯器件開發(fā)環(huán)境,MAX+PLUS II的設計流程,主要設計輸入方法,原理圖輸入方式,文本設計輸入方法,編譯設計項目,設計項目的模擬仿真,器件編程,時間分析,第12章 12.2,MAX+PLUS II的設計流程,1)設計輸入?？梢圆捎迷韴D輸入、HDL語言描述、EDIF網表讀入及波形輸入等方式。(2)語法檢查。主要為檢驗輸入是否有誤。(3)編譯。主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。 (4)仿真。將編譯產生的延時信息加入到設計中，進行布局布線后的仿真。 (5)編程驗證。經EPROM或編程電纜配置CPLD，加入實

9、際激勵，進行測試，以檢查是否完成預定功能,MAX+PLUS II的 設計流程圖,第12章 12.2.1,主要設計輸入方法,原理圖輸入方式 文本設計輸入方式 層次設計輸入方式 波形設計輸入方式,第12章 12.2.1,指定設計項目的名字用MAX+PLUS II編譯一個項目前， 必須確定一個設計文件作為當前項目,原理圖輸入方式,第12章 12.2.1,建立新文件,原理圖輸入方式,第12章 12.2.1,原理圖輸入方式,第12章 12.2.1,輸入圖原和 宏功能符號,原理圖輸入方式,第12章 12.2.1,連線,輸入引腳,原理圖輸入方式,第12章 12.1.1,原理圖輸入方式,圖形編輯選項,第12章

10、 12.1.1,保存文件，檢查基本錯誤,原理圖輸入方式,第12章 12.2.1,原理圖輸入方式,創(chuàng)建一個默認的圖形符號,創(chuàng)建一個默認的圖形符號,第12章 12.2.1,第12章 12.2.1,文本設計輸入方法,新建文本文件,第12章 12.2.1,文本設計輸入方法,新建文本文件,第12章 12.2.1,文本設計輸入方法,文本輸入,保存文件,文本設計輸入方法,第12章 12.2.1,第12章 12.2.1,頂層圖形設計方法,創(chuàng)建頂層圖形設計文件,創(chuàng)建頂層圖形設計文件,第12章 12.2.1,第12章 12.2.2,編譯設計項目,打開編輯器窗口,編譯設計項目,第12章 12.2.2,第12章 12

11、.2.2,編譯設計項目,選擇器件,選擇器件,編譯設計項目,第12章 12.2.2,第12章 12.2.2,編譯設計項目,設計規(guī)則檢查,第12章 12.2.2,編譯設計項目,保護位設置,第12章 12.2.2,器件的引腳分配,引腳分配,第12章 12.2.2,打開定時模擬器網表文件提取器,打開Timing SNF Extractor模塊,第12章 12.2.2,指定在報告文件中需要產生的部分,如果某些部分還沒有被打開，就選中All選項,第12章 12.2.2,閱讀報告,打開報告文件,第12章 12.2.2,在底層圖編輯器中觀察試配結果,器件視圖,邏輯陣列塊視圖,第12章 12.2.3,設計項目的

12、模擬仿真,創(chuàng)建模擬文件,第12章 12.2.3,設計項目的模擬仿真,輸入節(jié)點,打開仿真器,第12章 12.2.3,設計項目的模擬仿真,模擬仿真,第12章 12.2.3,設計項目的模擬仿真,仿真結果,時序仿真又稱為后仿真，在后仿真中由于加入了芯片中的實際延時信息，仿真結果與芯片實際工作狀態(tài)基本一致,時序仿真,時序仿真可以發(fā)現競爭與冒險現象，若有此問題可從設計中設法消除，仿真與設計輸入為一交互過程,第12章 12.2.4,時間分析,傳播延遲分析,第12章 12.2.4,時間分析,時序邏輯電路性能分析,第12章 12.2.4,時間分析,建立和保持時間分析,第12章 12.2.4,器件編程,1) 打開

13、編程器窗口,打開編程器,第12章 12.2.5,器件編程,編程器設置,第12章 12.2.5,第12章 12.3,12.3 硬件描述語言,VHDL(Very High Speed Intergrated Circuit Hardware Description Language) 即超高速集成電路硬件描述語言,1) 功能強大，描述力強?？捎糜陂T級、電路級甚至系統(tǒng)級的描述、仿真和設計,主要優(yōu)點,2) 可移植性好。對于設計和仿真工具采用相同的描述，對于不同的平臺也采用相同的描述,4) 可以延長設計的生命周期。因為VHDL的硬件描述與工藝技術無關，不會因工藝變化而使描述過時,3) 研制周期短，成本低

14、。由于VHDL支持大規(guī)模設計的分解和對已有設備的利用，因此加快了設計流程,定義,第12章 12.3,硬件描述語言,庫,實體,結構體,第12章 12.3,實體,實體名,端口,數據類型,第12章 12.3,端口說明,第12章 12.3,數據類型,BIT 位類型，取值0、1，由STANDARD程序包定義； BIT_VECTOR 位向量類型，是BIT的組合，該端口的取值可能是 一組二進制位的值； STD_LOGIC工業(yè)標準的邏輯類型，取值0、1、X、Z，由 STD_LOGIC_1164程序包定義； INTEGER 整數類型，可用作循環(huán)的指針或常數，通常不用作I/O信號； STD_LOGIC_VECTO

15、R 工業(yè)標準的邏輯向量類型，是STD_LOGIC的組； BOOLEAN 布爾類型，取值FALSE,TRUE,第12章 12.3,結構體,結構體的一般形式為： Architecture 結構體名 Of 實體名 Is 說明 Begin 功能描述語句 End 結構體名,Architecture or2x Of or2 Is Begin y=a OR b; End or2x,結構體名,實體名,第12章 12.3,結構體-Block,進程(Process)語句結構 Block語句結構 子程序(Subprograms)語句結構,ARCHITECTURE a OF demulti_4v IS Begin B

16、 Block Begin Case S Is When “00”=Y0Y1Y2Y3=D； End Block B； End a,Block語句的表達格式如下： 塊結構名： Block Begin 并行語句 End Block 塊結構名,三種子結構,第12章 12.3,結構體- Process,Architecture dec4be_arch of dec4be is Begin Process (in_bit) Begin Case in_bit is When 0 = BE0 BE0 BE0=X; BE1=X; End case; End process; End dec4be_arch,P

17、rocess語句的表達格式如下： 進程名：Process（信號） Begin 順序描述語句 End Process,第12章 12.3,結構體- Subprograms,Procedure mypro ( sig1 ，sig2 ) IS End mypro; 調用語句： mypro(sig1, sig2,在VHDL中，子程序有兩種類型： 過程(Procedure) 函數(Function,1) 過程語句格式如下： Procedure 過程名 (參數表) Is 定義語句 Begin 順序處理語句 End 過程名,第12章 12.3,結構體- Subprograms,Package bpac is

18、 Function max ( a : Std_logic_vector; b : Std_logic_vector) Return Std_logic_vector; End bpac; Package body bpac is Function max ( a : Std_logic_vector; b : Std_logic_vector) Return Std_logic_vector is Variable temp: Std_logic_vector; Begin If (ab ) Then temp:=a; Else temp:=b; End If; Return temp; E

19、nd; End bpac,Function 函數名 (參數表) Return 數據類型名 Is 定義語句 Begin 順序處理語句 Return 返回變量名 End 函數名,通常各種功能的FUNCTION語句的程序都被集中在包集合（Package)中,第12章 12.3,包集合,Package Logic is： Type Three_level_logic is(0，1， Z)； Constant U：Three_level_logic：= 0； Function lnvert (Input：Three_level_logic) Return Three_level_logic； End L

20、ogic； Package body Logic Is Function lnvert (Input：Three_level_logic) Return Three_level_logic Is； Begin Case lnput Is When 0 Return 1； When 1 Return 0； When Z Return Z； End Case； End lnvert； End Logic,包集合標題的形式為: Package 包集合名 is 說明語句； End 包集合名； 包集合體的形式為: Package Body 包集合名 is 說明語句； End 包集合名,包集合標題,包集合

21、體,第12章 12.3,庫,例如： Library IEEE； Use IEEE.STD_LOGIC_1164.ALL,庫的說明總是放在設計單元的最前面。 格式為： Library 庫名,庫大致可以歸納為5種： IEEE庫、 STD庫、 面向ASIC的庫 用戶定義的庫 WORK庫,第12章 12.3,配置,Architecture one OF NAND IS Begin C=NOT(a AND b)； End Architecture one； Architecture two Of NAND Is Begin C= 1 When (a=0) AND (b=0) Else C= 1 When

22、 (a=0) AND (b=1) Else C= 1 When (a=1) AND (b=0) Else C= 0 When (a=1) AND (b=1) Else C= 0； End Architecture two,配置語句的一般格式如下： Configration 配置名 Of 實體名 Is 語句說明 End 配置名,Configuration second Of NAND Is For two End For; End second； Configuration first Of NAND Is For one End For; End first,第12章 12.3,VHDL語言的

23、數據類型及運算操作符,1) 常數 常數的說明的一般格式如下： Constant：常數名：數據類型：=表達式； 例如： Constant：VCC：REAL：=3.3； (2) 變量 變量的說明語句格式如下： Variable：變量名：數據類型約束條件：=表達式； 例如： Variable： z ：Integer Range 0 To 255：=8； (3) 信號 信號說明語句格式如下： Singal：信號名：數據類型約束條件：=表達式； 例如： Singal： CLK ：BIT：=0,VHDL中有三類對象： 常數(Constant) 變量(Variable) 信號(Signal,第12章 12.

24、3,VHDL中的數據類型,第12章 12.3,VHDL語言的運算操作符,邏輯(Logical)運算、 關系(Relational)運算 算術(Arithmetic)運算 并置(Concatenation)運算,第12章 12.3,VHDL語言的運算操作符,1) 邏輯運算符 在VHDL語言中邏輯運算符共有6種: NOT取反； AND與； OR或； NAND與非； NOR或非； XOR異或,第12章 12.3,VHDL語言的運算操作符,2) 算術運算符 VHDL有10種算術運算符，它們分別是： + 加； 減； *乘； /除； MOD求模； REM取余； +正；(一元運算) -負；(一元運算) *指

25、數； ABS取絕對值,第12章 12.3,VHDL語言的運算操作符,3)關系運算符 VHDL語言中有6種關系運算符，它們分別是： =等于； /=不等于； 大于； = 大于等于,第12章 12.3,VHDL語言的運算操作符,4) 并置運算符 并置運算符,第12章 12.3,VHDL順序語句,VHDL中有如下幾種順序語句： 變量賦值語句 流程控制語句 等待(WAIT)語句 信號代入語句 斷言(ASSERT)語句 返回語句 空操作語句,第12章 12.3,變量賦值語句,變量賦值語句的書寫格式為： 目的變量：= 表達式； 其中： 目的變量和表達式所代表的新值的類型必須相同。 目的變量的類型、范圍及初值

26、在事先應已給出。 表達式可以是變量、信號或字符。 例如： a：=2,變量值只在進程或子程序中使用，它無法傳遞到進程之外。它類似于一般高級語言的局部變量,注意,第12章 12.3,流程控制語句,流程控制語句共有五種： IF語句 CASE語句 LOOP語句 NEXT語句 EXIT語句,第12章 12.3,流程控制語句-IF語句,IF 條件句 Then -第一種IF語句，IF語句的單選擇控制 順序語句 End IF,IF 條件句 Then -第二種IF語句，IF語句的二選擇控制 順序語句 ELSE 順序語句 End IF,IF 條件句 Then -第三種IF語句，IF語句的多選擇控制 順序語句 EL

27、SIF 條件句 Then 順序語句 ELSE 順序語句 End IF,第12章 12.3,流程控制語句 -CASE語句,CASE語句的結構如下： CASE 表達式 IS WHEN 選擇值 = 順序語句； WHEN 選擇值 = 順序語句； End CASE,條件句中的選擇值必須在表達式的取值范圍內。 除非所有條件句中的選擇值能覆蓋CASE語句中表達式的取值，否則最末一個條件句中的選擇必須用“OHTERS”表示。 CASE語句中每一條件句的選擇值只能出現一次，不能有相同選擇值的條件語句出現。 CASE語句執(zhí)行中必須選中，且只能選中所列條件語句中的一條,第12章 12.3,流程控制語句 -LOOP語

28、句,1) FOR循環(huán)變量 這樣的LOOP語句格式如下： 標號：FOR 循環(huán)變量 IN 離散范圍 LOOP 順序處理語句； End LOOP標號,例如：ASUM: FOR i IN 1 TO 128 LOOP sum = i + sum； -sum初值為0 End LOOP ASUM,第12章 12.3,流程控制語句 -LOOP語句,2) WHILE條件 這樣的LOOP語句格式如下： 標號：WHILE 條件 LOOP 順序處理語句； End LOOP標號,在該LOOP語句中，如果條件為“真”，則進行循環(huán)；如果條件為“假”，則結束循環(huán)。 例如：x：=1; ASUM: WHILE(x129) LOO

29、P sum = x + sum； -sum初值為0 x：=x+1； End LOOP ASUM,第12章 12.3,流程控制語句 -NEXT語句,在LOOP語句中，NEXT語句主要用于跳出本次循環(huán)。 其書寫格式為： NEXT 標號 WHEN條件,例如： LA：FOR value IN 1 TO 15 LOOP S1：A(value)：= 1； NEXT WHEN (b=c)； S2：A(value+15)：= 0； End LOOP LA,說明： NEXT語句執(zhí)行時將停止本次迭代，而轉入下一次新的迭代。 NEXT后跟的“標號”和”WHEN條件”均為可選項，二者均無時，只要執(zhí)行到該語句就立即無條

30、件跳出本次循環(huán)，從LOOP語句的起始位置進入下一次循環(huán)，即開始下一次迭代,第12章 12.3,流程控制語句 -EXIT語句,在LOOP語句中，NEXT語句主要用于跳出本次循環(huán)。 其書寫格式為： NEXT 標號 WHEN條件,EXIT語句的格式也有三種： EXIT； -第一種 當程序執(zhí)行到該EXIT語句時就無條件地從當前所屬的LOOP語句中跳出，結束循環(huán)狀態(tài)，繼續(xù)執(zhí)行LOOP語句后繼的語句。 EXIT LOOP 標號； -第二種 執(zhí)行此EXIT語句時，程序將跳至所說明的標號。 EXIT LOOP 標號 WHEN 條件表達式； -第三種 當執(zhí)行到此EXIT語句時，只要在所說明的條件為TRUE時，程

31、序將跳至所說明的標號。若無標號說明，下一條要執(zhí)行的語句是循環(huán)外的下一條語句,第12章 12.3,等待(WAIT)語句,WAIT等待語句有以下四種不同的語句格式，設置不同的結束掛起條件： WAIT -無限等待 WAIT ON 信號表 -敏感信號量變化 WAIT UNTIL 條件表達式 -條件滿足 WAIT FOR 時間表達式 -時間到,WAIT UNTILrising_edge（clock）； WAIT UNTILclockEVENT AND clock =1； WAIT ON a,b; WAIT FOR 10ms; WAIT FOR a+b,第12章 12.3,信號代入語句,信號代入語句的書寫

32、格式為： 目的變量：=表達式,該語句表明，目的變量的值將由表達式所表達的新值替代，但是兩者的類型必須相同。 例如： a：=2； b：=c+d,第12章 12.3,斷言(ASSERT)語句,斷言語句的書寫格式為： ASSERT 條件 REPORT輸出信息 SEVERITY級別； 當執(zhí)行ASSERT語句時，就會對條件進行判別。如果條件為TRUE，則向下執(zhí)行另一個語句。如果條件為FALSE，則輸出錯誤信息和錯誤嚴重程度的級別,例如：ASSERT (waitA=1) REPORT “waitA timed out at 1” SEVERITY ERROR,該斷言語句的條件是信號量waitA=1。如果執(zhí)

33、行到該語句 時，信號量waitA=0，說明條件不滿足，就會輸出REPORT后跟的文字串。 SEVERITY ERROR語句告訴操作人員，其出錯級別為ERROR。 ASSERT語句方便了程序的仿真和調試,第12章 12.3,返回語句 空操作語句,返回語句有兩種語句格式： Return； -第一種語句格式 Return 表達式； -第二種語句格式 第一種語句格式只能用于過程，它只是結束過程，并不返回任何值；第二種語句格式只能用于函數，并且必須返回一個值。返回語句只能用于子程序體中,空操作語句的語句格式如下： NULL 空操作語句不完成任何操作，它唯一的功能就是使邏輯運行流程跨入下一步語句的執(zhí)行,第

34、12章 12.3,VHDL并行語句,在VHDL語言中能進行并行處理的語句有： 進程(Process)語句， 并行信號賦值(Concurrent Signal Assignment)語句 條件信號賦值(Conditional Signal Assignment)語句 選擇信號賦值(Selective Signal Assignment)語句 并行過程調用(Concurrent Procedure Call)語句 塊(Block)語句,第12章 12.3,并行信號賦值語句,并行信號賦值語句的語句格式如下： 賦值目標 = 表達式,例如： Architecture behav OF a IS Begi

35、n Output=f(i); End behav,說明,賦值語句在進程內部使用時，以順序語句的形式出現；在結構體的進程之外使用時，以并行語句的形式出現,第12章 12.3,條件信號賦值語句,其書寫格式為： 目的信號量= 表達式1 WHEN 條件1 ELSE 表達式2 WHEN 條件2 ELSE 表達式3 WHEN 條件3 ELSE ELSE 表達式n,Architecture rtl OF mux4 IS Signal sel: STD_LOGIC_VECTOR(1 DOWNTO 0); Begin Sel = b End rtl,第12章 12.3,并行過程調用語句,并行過程調用語句的語句調

36、用格式與前面講過的順序過程調用語句是相同的。即 過程名 (關聯參量名,下面是一個在結構體中采用并行過程調用語句的實例: Architecture Begin Vector_to_int(z,x_flag,q); End,第12章 12.3,命名規(guī)則和注解的標記,在VHDL語言中為信號、實體、結構體以及變量等命名時應遵守如下規(guī)則： (1) 名字的最前面應該是英文字母； (2) 能使用的字符只有英文字母、數字和； (3) 不能連續(xù)使用符號，在名字的最后也不能使用符號,下面是命名語句的例子： SIGNAL a_bus: STD_LOGIC_VECTOR(7 DOWNTO 0)； SIGNAL 1_bus:-數字開頭的名字是錯誤的 SIGNAL a_bus:-不能作為名稱中的字符，是錯誤的 SIGNAL a_bus:-不能連續(xù)使用符號，是錯誤的 SIGNAL a_bus_:-在名字的最后也不能使用符號，是錯誤的,第12章 12.3,組合邏輯電路設計-全加器,Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Use IEEE.STD_