EDA簡答題答案

1、精品文檔1.1EDA 的英文名字是什么？ EDA的中文含義是什么？答： EDA：Electronics Design Automation中文含義：電子設(shè)計自動化。1.2 什么叫 EDA？利用 EDA進行電子系統(tǒng)的設(shè)計的特點是什么？答：狹義的 EDA技術(shù)，就是指以 大規(guī)模可編程邏輯器件 為設(shè)計載體，以 硬件描述語言為系統(tǒng)描述的主要表達方式， 以計算計、大規(guī)?？删幊踢壿嬈骷?開發(fā)軟件 及實驗開發(fā)系統(tǒng) 為設(shè)計工具，通過有關(guān)的開發(fā)軟件， 自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射、編輯下

2、載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù)，或稱為IES/ASIC 自動設(shè)計技術(shù)。EDA 進行電子系統(tǒng)的設(shè)計的特點：（1）、用軟件的方式設(shè)計硬件 （2）用軟件的方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換由有關(guān)的開發(fā)軟件自動完成的（3）設(shè)計過程中可用有關(guān)軟件進行各種仿真（ 4）系統(tǒng)可現(xiàn)場編程，在線升級（5）整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高（6）從以前的“組合設(shè)計”專項真正的“自由設(shè)計”（ 7）設(shè)計的移植性好，效率高（8）非常適合分工設(shè)計，團體協(xié)作1.5FPGA和 CPLD各包括幾個基本組成部分FPGA 在結(jié)構(gòu)上主要分為：可編程邏輯單元、可編程輸入/ 輸出單元和可編程連線CPL

3、D 在結(jié)構(gòu)上包括：可編程邏輯宏單元、 可編程輸入 / 輸出單元和可編程內(nèi)部連線1.6FPGA/CPLD有什么特點？各包含幾個基本組成部分？二者在存儲邏輯信息方面有什么區(qū)別？在實際使用中什么時候選用 FPGA？什么時候選用 CPLD？答：FPGA在結(jié)構(gòu)上主要分為三個部分， 即可編程邏輯單元， 可編程輸入 / 輸出單元和可編程連線三個部分； CPLD在結(jié)構(gòu)上主要分為三個部分， 即可編程邏輯宏單元， 可編程輸入 / 輸出單元和可編程內(nèi)部連線三個部分。FPGA/CPLD 的特點：高度集中、高速度、高可靠性對于一個開發(fā)項目，主要看開發(fā)項目本身的需要，對于普通規(guī)模，且生產(chǎn)量不是很大的產(chǎn)品項目，通常使用 C

4、PLD比較好。對于大規(guī)模的邏輯設(shè)計， ASIC 設(shè)計或單片系統(tǒng)設(shè)計，則多采用 FPGA，另外， FPGA掉電后將丟失原有的邏輯信息，所以實際中需要為 FPGA芯片配置一個專用過的 ROM。1.10 對于目標器件為FPGA/CPLD的 VHDL設(shè)計，其工程設(shè)計包括幾個主要步驟？答：第一，需要進行“源程序的編輯和編譯”-用一定的邏輯表達手段將設(shè)計表達出來；第二，要緊”邏輯綜合”將用一定的邏輯表達手段表達出來的設(shè)計，經(jīng)過一系列的操作，分解成一系列的基本邏輯電路及對應關(guān)系（電路分解） ； 第三，要進行“目標器件的布線 / 適配”在選定的目標器件中建立這些基本邏輯電路及對應關(guān)系（邏輯實現(xiàn)）； 第四，目標

5、器件的編程 / 下載將前面的軟件設(shè)計經(jīng)過編程變成具體的設(shè)計系統(tǒng)（物理實現(xiàn)） ； 最后，要進行硬件仿真 / 硬件測試驗證所設(shè)計的系統(tǒng)是否符合設(shè)計構(gòu)想要求，同時，在設(shè)計過程中要進行相關(guān)的“仿真”模擬有關(guān)設(shè)計結(jié)果，看是否與設(shè)計構(gòu)想相符。1.11 名詞解釋：邏輯綜合、邏輯適配、行為仿真、時序仿真邏輯綜合：將電路的高級語言描述（如 HDL原理圖或狀態(tài)圖的描述）轉(zhuǎn)換成低級的，可與 FPGA/CPLD或構(gòu)成 ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)標文件。邏輯適配：將由綜合器產(chǎn)生的網(wǎng)標文件針對某一具體的目標器進行邏輯映射操作，其中包括底層器件配置，邏輯分割，邏輯優(yōu)化，布線與操作等，配置與指定的目標器件中，產(chǎn)生最終

6、的下載文件，如 JEDEC格式的文件。行為仿真：將 VHDL設(shè)計源程序直接送到VHDL仿真器中所進行的仿真。功能仿真：將綜合后的VHDL網(wǎng)標文件再送到VHDL仿真器中所進行的仿真。時序仿真：將布線器 / 適配器所產(chǎn)生的VHDL網(wǎng)標文件送到VHDL仿真器中所進行.精品文檔的仿真。2.4 CPLD 的英文全稱是什么？ CPLD的結(jié)構(gòu)主要由哪幾部分組成？每一部分的作用如何？答：（ 1） Complex Programmable Logic Devices。（ 2）CPLD主要由可編程 I/O 單元、基本邏輯單元、 布線池和其它輔助功能模塊構(gòu)成。（ 3）可編程邏輯單元：作用與 FPGA的基本 I/O

7、口相同，但是 CPLD應用范圍局限性較大， I/O 的性能和復雜度與 FPGA相比有一定差距， 支撐的 I/O 標準較少，頻率也較低?；具壿媶卧?CPLD中基本邏輯單元是宏單元。所謂宏單元就是由一些與、或陣列加上觸發(fā)器構(gòu)成的，其中“與或”陣列完成組合邏輯功能，觸發(fā)器用以完成時序邏輯。布線池、布線矩陣：通過打結(jié)點可以完成不同宏單元的輸入與輸出項之間的連接。由于 CPLD的布線池結(jié)構(gòu)固定， 所以 CPLD的輸入管腳到輸出管腳的標準延時固定，被稱為 Pin To Pin 延時，用 Tpd 表示， Tpd 延時反映了 CPLD器件可以實現(xiàn)的最高頻率，也就清晰地表明了 CPLD器件的速度等級。其他輔

8、助功能模塊：如JTAG編程模塊，一些全局時鐘、全局使能、全局復位/ 置位單元等。2.6 FPGA 的英文全稱是什么？ FPGA的結(jié)構(gòu)主要由哪幾個部分組成？每一部分的作用如何？答：（ 1） Field Programmable Gate Array 。（ 2）FPGA主要由可編程輸入 / 輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入式功能單元和內(nèi)嵌專用硬核構(gòu)成。（ 3）可編程輸入 / 輸出單元：通過軟件的靈活配置， 可適應不同的電器標準與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等?；究删幊踢壿媶卧河刹檎冶恚?LUT）和寄存器

9、（ Register ）組成的，查找表完成純組合邏輯功能。 FPGA內(nèi)部寄存器可配置為帶同步 / 異步復位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器， FPGA一般依賴寄存器完成同步時序邏輯設(shè)計。嵌入式塊 RAM：可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、CAM、 FIFD 等存儲結(jié)構(gòu)。豐富的布線資源：布線資源連通 FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。底層嵌入式功能單元：指通用的程度較高的嵌入式功能模塊，如PLL、DLL、DSP、 CPU等。內(nèi)嵌專用硬核：指的硬核主要是那些通用性相對較弱的，不是所有 FPGA器件都包含硬核。2.1

10、0在 FPGA和 CPLD的應用開發(fā)中應考慮那些因素？答：（ 1）器件的邏輯資源量的選擇（2）芯片速度的選擇（ 3）器件功耗的選擇（ 4） FPGA/CPLD的選擇（看開發(fā)項目本身的需要） （5）FPGA和 CPLD封裝的選擇（ 6）其它因素的選擇（各家公司產(chǎn)品各不相同）3.2VHDL程序一般包括幾個組成部分？每部分的作用是什么？答：三個基本部分組成：庫. 程序包便用說明、實體描述和實體對應的結(jié)構(gòu)體描述。庫. 程序包使用說明用于打開本設(shè)計實體將要用到的庫. 程序包。實體描述用于描述該設(shè)計實體與外界的接口信號說明。結(jié)構(gòu)體描述用于描述設(shè)計實體內(nèi)部的組成及內(nèi)部工作的邏輯關(guān)系。.精品文檔3.5 在 V

11、HDL中常用的預定義程序包有哪幾個？怎樣使用這些程序包？答：常用的預定義程序包有四種。 STD_LOGIC_1164程序包， STD_LOGIC_ARITH程序包，STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包， STANDARD和 TEXTI6 程序包。庫語言關(guān)鍵詞 LIBRARY指明所使用的庫名， USE語句指明庫中的程序包。使用語句格式： LIBRARY 庫名； USE庫名 . 程序包名、項目名、 ALL3.6VHDL 語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用范圍如何？各種數(shù)據(jù)對象的實際物理含義是什么？答：有三種：常量CONSTANT,變量 VARIARIE

12、,信號 SIGNAL常量：使用范圍取決于它被定義的位置； 變量：只能在進程和子程序中使用；信號：范圍是實體結(jié)構(gòu)體與程序包。物理含義：常量：常量的定義和設(shè)置主要為了使設(shè)計實體中的常數(shù)更容易閱讀和修改。是恒定不變的值， 一旦作了數(shù)據(jù)類型的賦值定義后， 就不能在程序中再改變，因而具有全局意義。變量：是一個局部量，變量不能將信息帶出對他做出定義的當前設(shè)計單元。賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生，不存在任何延時行為。信號 : 是描述硬件系統(tǒng)的基本數(shù)據(jù)對象， 類似于連接線， 作為一種數(shù)據(jù)容器，不但可以容納當前值，也可以保持歷史值。3.8 信號和變量在描述和使用時有哪些主要區(qū)別？答：變量具有局部特征，它

13、的有效只局限于所定義的一個進程中，或一個子程序中，它是一個局部的，暫時性數(shù)據(jù)對象，它的賦值是立即發(fā)生的。變量賦值目標:= 賦值源信號具有全局性特征， 不但可作一個設(shè)計實體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，而且可通過信號與其他實體進行通信， 賦值過程有某種延時， 同一信號賦值目標有多個賦值源時，目標獲得的是最后一個賦值源的賦值。信號賦值目標 =賦值源3.13VHDL 語句有哪幾類操作符？在一個表達式中有多種操作符時應按怎樣的準則進行運算？下列三個表達式是否有效： 1、 A=NOT B AND C OR D;2 、A=( NOT B AND C) OR D ;3 、A=NOT B AND (C OR

14、D)。答 : 算術(shù)操作符、關(guān)系操作符、邏輯操作符、符號操作符；準則：按優(yōu)先級從高到低的順序進行計算；1、（A=（NOT B）AND C）OR D 2 、(A=( (NOT B )AND C) )OR D2、(A 連續(xù)實體端口名， .)（ 4）名字關(guān)聯(lián)是將例化元件的端口名與關(guān)聯(lián)端口名通過關(guān)聯(lián) （連續(xù)）符號“ = 一一對應地聯(lián)系起來的方式；位置關(guān)聯(lián)是按例化元件端口定義順序?qū)⒗膶倪B續(xù)實體端口名一一列出的方式。3.38 一個包集合由那兩大部分組成？包集合通常包含哪些內(nèi)容？程序包首和程序包體組成部分可以是 USE語句、子程序定義、子程序體、數(shù)據(jù)類型說明子類型說明和常類說明3.40 什么叫數(shù)據(jù)

15、流描述方式？它和行為描述方式的主要區(qū)別在哪里？用數(shù)據(jù)流描述方式所編寫的 VHDL程序是否可以進行邏輯綜合？答：（1）數(shù)據(jù)流描述也稱 RTL 描述，它以類似于寄存器傳輸級的方式描述數(shù)據(jù)的傳輸和變換，以規(guī)定設(shè)計中的各種寄存器形成為特征， 然后再寄存器之間插入組合邏輯。（ 2) 行為描述只表示輸入與輸出間轉(zhuǎn)換的行為，它不包含任何結(jié)構(gòu)信息，而數(shù)據(jù)流的描述會伴有大量的有關(guān)這種結(jié)構(gòu)信息的“流出” 。（ 3）類似于寄存器傳輸級的方式描述數(shù)據(jù)的傳輸和變換， 認為數(shù)據(jù)是從一個設(shè)計流出，從輸入到輸出的觀點稱為數(shù)據(jù)流風格， 所以不是所有的 VHDL程序都可以進行邏輯綜合。3.43 什么叫狀態(tài)機？狀態(tài)機的基本結(jié)構(gòu)如何？狀態(tài)機的種類有哪些？答：（1）狀態(tài)機是一類很重要的時序電路，是許多數(shù)字