使用EDA軟件對四位二進(jìn)制計(jì)數(shù)器進(jìn)行仿真2(1)

1、使用EDA軟件對四位二進(jìn)制計(jì)數(shù)器進(jìn)行仿真 第7頁共7頁使用EDA軟件對四位二進(jìn)制計(jì)數(shù)器進(jìn)行仿真吳璋 （ 安慶師范學(xué)院物理與電氣工程學(xué)院 安徽 安慶 246011）指導(dǎo)老師：鄭江云摘要：本文介紹了VHDL 語言及其基本特點(diǎn),討論了VHDL 語言在EDA 中的諸多優(yōu)點(diǎn),并以四位二進(jìn)制計(jì)數(shù)器電路的設(shè)計(jì)為例, 應(yīng)用 Max + Plus 工具軟件和 EDA 實(shí)驗(yàn)箱實(shí)現(xiàn)了計(jì)數(shù)器的功能，結(jié)果與設(shè)計(jì)指標(biāo)之間滿足一致性要求。關(guān)鍵字：Max + Plus 工具軟件， 電子設(shè)計(jì)自動(dòng)化，計(jì)數(shù)器0 引言 目前,隨著電子技術(shù)的飛速發(fā)展,數(shù)字系統(tǒng)規(guī)模越來越大,傳統(tǒng)的電路設(shè)計(jì)已難以適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求。從而使得電子設(shè)

2、計(jì)自動(dòng)化( EDA)技術(shù)迅速發(fā)展,成為硬件電子電路設(shè)計(jì)領(lǐng)域中的主要設(shè)計(jì)手段。而VHDL語言則是EDA的關(guān)鍵技術(shù)之一,它采用了自頂向下的設(shè)計(jì)方法,即在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。通俗地講,就是將設(shè)計(jì)系統(tǒng)自上向下地分解成各個(gè)模塊,對設(shè)計(jì)的每個(gè)獨(dú)立模塊可以指派不同的工作小組來做,之后將做好的各個(gè)模塊作為底層文件來構(gòu)成頂層文件,從而完成系統(tǒng)硬件的整體設(shè)計(jì)。 計(jì)數(shù)器是數(shù)字電路中一種極其普通的器件，其應(yīng)用范圍十分廣泛，可以說任何自動(dòng)控制裝置的核心部件都是由一個(gè)或幾個(gè)計(jì)數(shù)器在起作用。一個(gè)系統(tǒng)的性能好壞，在很大程度上可以從計(jì)數(shù)器設(shè)計(jì)的科學(xué)程度來體現(xiàn)。 在這里，筆者就圖形輸入法和VHDL語言輸入法對

3、四位二進(jìn)制計(jì)數(shù)器進(jìn)行設(shè)計(jì)和仿真。1 圖形輸入法的設(shè)計(jì)仿真思路具體步驟為：第一步：進(jìn)入MAX+PLUS運(yùn)行環(huán)境第二步：建立項(xiàng)目選擇File/Project/Name 顯示對話框?qū)⒛夸沝irectories 選擇為Max2Work,，輸入project Name為lizi/first，然后按OK按鈕，出現(xiàn)是否建立子目錄lizi/first的詢問，再輸入OK。第三步：在file中選New，出現(xiàn)對話框，然后選擇第一項(xiàng)Graphic Editor file，選OK，出現(xiàn)標(biāo)題為Graphic Editor Untitled的窗口。第四步：在窗口中用鼠標(biāo)雙擊一下，出現(xiàn)一個(gè)黑點(diǎn)，窗口左側(cè)的工具為畫圖工具。然后

4、雙擊黑點(diǎn)出現(xiàn)窗口。在對話框中選擇Maxplus2/maxlib/mf子目錄,在此子目錄中有所需元件74161，Maxplus2/maxlib/prim子目錄下有基本邏輯功能門和一些基本圖形元素。點(diǎn)擊添加繪成如圖1的原理圖。以四位二進(jìn)制計(jì)數(shù)器為例在這個(gè)設(shè)計(jì)中采用了一片74161，一個(gè)與非門在該電路中，使用了一個(gè)使能信號(hào)和一個(gè)清零信號(hào)在滿足使能信號(hào)高電平有效，清零信號(hào)為高電平（低電平有效）的情況下，計(jì)數(shù)器對輸入的方波信號(hào)進(jìn)行計(jì)數(shù)選擇74161的輸出端QA、QB、QC、QD連到四輸入與非門的輸入端。第五步：選File/Save As 將所畫圖形存入文件first.dgf。第六步：檢查與更改錯(cuò)誤，選F

5、ile/Project/Save & Check菜單，此菜單的功能是檢查電路是否有錯(cuò)誤，若有錯(cuò)誤，就會(huì)出現(xiàn)提示信息對話框，按照所提示信息就可以排除錯(cuò)誤。第七步：編譯形成可下載的配置文件，選File/Project/Save & Comlile菜單，顯示窗口。圖1第八步：選Max+plus2Waveform Editor菜單，進(jìn)入波形編輯窗口。第九步：選擇NodeEnter Nodes from SNF菜單，然后選擇“List”按鈕，在“Available Nodes”滾動(dòng)條內(nèi)顯示出所設(shè)計(jì)的原理圖的節(jié)點(diǎn)，使用“=”按鈕將所選擇的輸入和輸出節(jié)點(diǎn)選擇到“Selected Nodes & Groups

6、”滾動(dòng)條。選擇OK 退出，隨后窗口顯。接下來設(shè)置各輸入信號(hào)的具體參數(shù)如圖2所示。圖2選擇File/End time 菜單可以設(shè)置仿真終止時(shí)間（總仿真時(shí)間）當(dāng)波形設(shè)置好后，選擇存盤按鈕將波形窗口保存為波形文件（*.SCF）。第十步：選擇Max+plus2/Simulator菜單，呈現(xiàn)窗口。按下“Start”按鈕開始進(jìn)行仿真，仿真結(jié)果窗口見圖3.圖32 VHDL語言的設(shè)計(jì)仿真思路2.1 VHDL語言的優(yōu)點(diǎn)：（1）具有更強(qiáng)的行為描述能力，是系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。（2）具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL

7、語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。該功能能滿足市場大規(guī)模系統(tǒng)高效、高速的需要，可替代多人甚至多個(gè)代發(fā)組共同工作。（4）對于用VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地將VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.2計(jì)數(shù)器的VHDL語言設(shè)計(jì)過程：(1) 打開新文件：選取窗口菜單FileNew,出現(xiàn)對話框，選Text Editor file選項(xiàng)，單擊OK按鈕，進(jìn)入文本編輯畫面。（2）保存：選取

8、窗口菜單FileSave, 出現(xiàn)對話框，鍵入文件名counter.VHD,. 單擊OK按鈕。（3）指定項(xiàng)目名稱與文件名相同：選取窗口菜單FileProjectName, 鍵入文件名counter，單擊OK按鈕 （4）指定設(shè)計(jì)器件：選取窗口菜單AssignDevice, 出現(xiàn)對話框，選擇ACEX1K系列的EP1K30TC144-1。（5）輸入VHDL源程序：LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY counter

9、IS PORT( DATAIN:IN integer range 0 to 15; CLK :IN std_logic; CLR :IN std_logic; LOAD:IN std_logic; DATAOUT :OUT integer range 0 to 15; CP:OUT std_logic); END counter; ARCHITECTURE behav OF counter IS SIGNAL num:integer range 0 to 15; SIGNAL CP0:std_logic; BEGIN PROCESS(CLK,CLR) BEGIN IF ( CLR = 1 )

10、THEN num = 0; ELSE IF ( CLKevent AND CLK = 1) THEN IF ( LOAD = 1) THEN num = DATAIN; ELSE num = num + 1; END IF; IF( num = 15 )THEN CP0 = 1; ELSE CP0 = 0; END IF; END IF; END IF; END PROCESS; DATAOUT = num; CP = CP0; END;（6）保存并檢查：選取窗口菜單FileProjectSave&Check，即可針對電路文件保存并進(jìn)查。（7）除錯(cuò)：針對Massage-Compiler窗口所提

11、供的信息修改，修改直到?jīng)]有錯(cuò)誤為止。（8）保存并編譯：選取窗口菜單FileProjectSave &Compile，即可進(jìn)行編譯，產(chǎn)生countbasic .sof燒寫文件。（9）創(chuàng)建電路符號(hào)：選取窗口菜單FileCreate Default Symbol，可以產(chǎn)生countbasic文件一代表現(xiàn)在所設(shè)計(jì)的電路符號(hào)。(10) 時(shí)間分析：選取窗口菜單UtilitiesAnalyze Timing，再選取窗口菜單AnalysisDelay Matrix， 產(chǎn)生時(shí)間分析結(jié)果。2.3軟件仿真：（1）進(jìn)入波形編輯窗口：選取窗口菜單MAX+plus IIWaveform editor, 進(jìn)入仿真波形編器。

12、（2）引入輸入輸出腳：選取窗口菜單NodeEnter Nodes from SNF，出現(xiàn)對話框，選list按鈕選擇Available Nodes中的輸入與輸出，按“=”鍵將 CLK,LOAD,CLR,CP,DATAIN,DATAOUT,num移至右邊，單擊OK按鈕進(jìn)行圖形編輯。（3）設(shè)定時(shí)鐘的周期：選取窗口菜單OptionsGride Size，出現(xiàn)對話框，設(shè)定Gride Size，如設(shè)定為為5ns，單擊OK按鈕。（4）設(shè)定初始值，并保存。 (5) 仿真：選取窗口菜單MAX+plus IISimulator，出現(xiàn)Timing Simulation對話框，但Start按鈕，出現(xiàn)Simulator

13、對話框，單擊“確定”按鈕。（6）觀察輸入結(jié)果的關(guān)系正確性，仿真結(jié)果如圖4。(7）波形分析：從仿真波形可以看出，每輸入兩個(gè)波，輸出數(shù)據(jù)DATAOUT就累加一次，相當(dāng)于對時(shí)鐘進(jìn)行計(jì)數(shù)，符合計(jì)數(shù)器的邏輯功能。所以該VHDL設(shè)計(jì)能實(shí)現(xiàn)計(jì)數(shù)器的預(yù)期的有關(guān)邏輯功能。 圖43 兩種設(shè)計(jì)方法比較圖形輸入法的設(shè)計(jì)，對于簡單的、模值比較小的計(jì)數(shù)器來說，比較容易實(shí)現(xiàn)，因?yàn)橹饌€(gè)設(shè)計(jì)所使用的元件比較少，連線也比較簡單。如果所要求的模值比較大，則使設(shè)計(jì)變得復(fù)雜化，一旦出現(xiàn)錯(cuò)誤也不容易排除；同時(shí)，圖形輸入法要求設(shè)計(jì)者有比較強(qiáng)的硬件知識(shí)基礎(chǔ)，是一般的軟件工程師難以勝任的。 使用VHDL語言設(shè)計(jì)方法，只要深入學(xué)習(xí)硬件描述語言，

14、借助可編程邏輯器件，普通的軟件工程師也可以完成硬件工程師的工作。4 結(jié)束語 從完成任務(wù)的角度來看，兩種設(shè)計(jì)方法都能達(dá)到計(jì)數(shù)器設(shè)計(jì)功能從實(shí)現(xiàn)的難易程度來看，圖形輸入法對于模值小的計(jì)數(shù)器容易實(shí)現(xiàn)，VHDL語言設(shè)計(jì)法對于模值比較大的計(jì)數(shù)器設(shè)計(jì)容易實(shí)現(xiàn)。從錯(cuò)誤排查來看，VHDL語言設(shè)計(jì)法更容易發(fā)現(xiàn)和排除錯(cuò)誤從硬件的完成來看，圖形輸入法的要求比較高，只有設(shè)計(jì)中所使用的每一個(gè)器件的內(nèi)部結(jié)構(gòu)和邏輯功能都非常完美才能實(shí)現(xiàn)，而VHDL語言對硬件沒有具體要求。綜上所述，在計(jì)數(shù)器設(shè)計(jì)中，VHDL語言設(shè)計(jì)方法是一種可以廣泛推廣的設(shè)計(jì)方法。參考文獻(xiàn)1趙鑫, 蔣亮.VHDL與數(shù)字電路設(shè)計(jì)M. 北京:機(jī)械工業(yè)出版社, 20

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