DSP FPGA_多種設(shè)計方案

1、1，DSP+FPGA 實(shí)時信號處理系統(tǒng)2，F(xiàn)PGA+DSP實(shí)時三維圖像信息處理系統(tǒng)3，采用FPGA+DSP結(jié)構(gòu)的多通道高速數(shù)據(jù)采集與實(shí)時圖像處理系統(tǒng)的設(shè)計與實(shí)現(xiàn)方案4，基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)設(shè)計 5，基于DSP和FPGA的通用圖像處理平臺設(shè)計6，基于FPGA+DSP的實(shí)時圖像處理系統(tǒng)設(shè)計與實(shí)現(xiàn)7，基于DSP的實(shí)時圖像目標(biāo)搜索與跟蹤系統(tǒng)設(shè)計1，DSP+FPGA 實(shí)時信號處理系統(tǒng)實(shí)時信號處理系統(tǒng)要求必須具有處理大數(shù)據(jù)量的能力，以保證系統(tǒng)的實(shí)時性；其次對系統(tǒng)的體積、功耗、穩(wěn)定性等也有較嚴(yán)格的要求。實(shí)時信號處理算法中經(jīng)常用到對圖象的求和、求差運(yùn)算，二維梯度運(yùn)算，圖象分割及區(qū)域特征提取等

2、不同層次、不同種類的處理。其中有的運(yùn)算本身結(jié)構(gòu)比較簡單，但是數(shù)據(jù)量大，計算速度要求高；有些處理對速度并沒有特殊的要求，但計算方式和控制結(jié)構(gòu)比較復(fù)雜，難以用純硬件實(shí)現(xiàn)。因此，實(shí)時信號處理系統(tǒng)是對運(yùn)算速度要求高、運(yùn)算種類多的綜合性信息處理系統(tǒng)。 信號處理系統(tǒng)的類型與常用處理機(jī)結(jié)構(gòu) 根據(jù)信號處理系統(tǒng)在構(gòu)成、處理能力以及計算問題到硬件結(jié)構(gòu)映射方法的不同，將現(xiàn)代信號處理系統(tǒng)分為三大類： 指令集結(jié)構(gòu)（）系統(tǒng)。在由各種微處理器、處理器或?qū)Ｓ弥噶罴幚砥鞯冉M成的信號處理系統(tǒng)中，都需要通過系統(tǒng)中的處理器所提供的指令系統(tǒng)（或微代碼）來描述各種算法，并在指令部件的控制下完成對各種可計算問題的求解。 硬連線結(jié)構(gòu)系統(tǒng)。

3、主要是指由專用集成電路（）構(gòu)成的系統(tǒng)，其基本特征是功能固定、通常用于完成特定的算法，這種系統(tǒng)適合于實(shí)現(xiàn)功能固定和數(shù)據(jù)結(jié)構(gòu)明確的計算問題。不足之處主要在于：設(shè)計周期長、成本高，且沒有可編程性，可擴(kuò)展性差。 可重構(gòu)系統(tǒng)?；咎卣魇窍到y(tǒng)中有一個或多個可重構(gòu)器件（如），可重構(gòu)處理器之間或可重構(gòu)處理器與結(jié)構(gòu)處理器之間通過互連結(jié)構(gòu)構(gòu)成一個完整的計算系統(tǒng)。 從系統(tǒng)信號處理系統(tǒng)的構(gòu)成方式來看，常用的處理機(jī)結(jié)構(gòu)有下面幾種：單指令流單數(shù)據(jù)流（）、單指令流多數(shù)據(jù)流（）、多指令流多數(shù)據(jù)流（）。 結(jié)構(gòu)通常由一個處理器和一個存貯器組成，它通過執(zhí)行單一的指令流對單一的數(shù)據(jù)流進(jìn)行操作，指令按順序讀取，數(shù)據(jù)在每一時刻也只能讀取

4、一個。弱點(diǎn)是單片處理器處理能力有限，同時，這種結(jié)構(gòu)也沒有發(fā)揮數(shù)據(jù)處理中的并行性潛力，所以在實(shí)時系統(tǒng)或高速系統(tǒng)中，很少采用結(jié)構(gòu)。 結(jié)構(gòu)系統(tǒng)由一個控制器、多個處理器、多個存貯模塊和一個互連網(wǎng)絡(luò)組成。所有“活動的”處理器在同一時刻執(zhí)行同一條指令，但每個處理器執(zhí)行這條指令時所用的數(shù)據(jù)是從它本身的存儲模塊中讀取的。對操作種類多的算法，當(dāng)要求存取全局?jǐn)?shù)據(jù)或?qū)τ诓煌臄?shù)據(jù)要求做不同的處理時，它是無法獨(dú)立勝任的。另外， 一般都要求有較多的處理單元和極高的吞吐率，如果系統(tǒng)中沒有足夠多的適合 處理的任務(wù)，采用 是不合算的。 結(jié)構(gòu)就是通常所指的多處理機(jī)，典型的系統(tǒng)由多臺處理機(jī)、多個存儲模塊和一個互連網(wǎng)絡(luò)組成，每臺處

5、理機(jī)執(zhí)行自己的指令，操作數(shù)也是各取各的。結(jié)構(gòu)中每個處理器都可以單獨(dú)編程，因而這種結(jié)構(gòu)的可編程能力是最強(qiáng)的。但由于要用大量的硬件資源解決可編程問題，硬件利用率不高。 結(jié)構(gòu) 隨著大規(guī)?？删幊唐骷陌l(fā)展，采用結(jié)構(gòu)的信號處理系統(tǒng)顯示出了其優(yōu)越性，正逐步得到重視。與通用集成電路相比，芯片具有體積小、重量輕、功耗低、可靠性高等幾個方面的優(yōu)勢，而且在大批量應(yīng)用時，可降低成本。 現(xiàn)場可編程門陣列（）是在專用的基礎(chǔ)上發(fā)展出來的，它克服了專用不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護(hù)很方便。目前，的容量已經(jīng)跨過了百萬門級，

6、使得成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。 結(jié)構(gòu)最大的特點(diǎn)是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于模塊化設(shè)計，從而能夠提高算法效率；同時其開發(fā)周期較短，系統(tǒng)易于維護(hù)和擴(kuò)展，適合于實(shí)時信號處理。 實(shí)時信號處理系統(tǒng)中，低層的信號預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對比較簡單，適于用進(jìn)行硬件實(shí)現(xiàn)，這樣能同時兼顧速度及靈活性。高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的芯片來實(shí)現(xiàn)。 線性流水陣列結(jié)構(gòu) 在我們的工作中，設(shè)計并實(shí)現(xiàn)了一種實(shí)時信號處理結(jié)構(gòu)。它采用模塊化設(shè)計和線性流水陣列結(jié)構(gòu)(圖)。 這種線性流水陣列結(jié)構(gòu)具有

7、如下特點(diǎn)： 接口簡單。各處理單元（）之間采用統(tǒng)一的外部接口。 易于擴(kuò)充和維護(hù)。各個的內(nèi)部結(jié)構(gòu)完全相同，而且外部接口統(tǒng)一，所以系統(tǒng)很容易根據(jù)需要進(jìn)行硬件的配置和擴(kuò)充。當(dāng)某個模塊出現(xiàn)故障時，也易于更換。 處理模塊的規(guī)范結(jié)構(gòu)能夠支持多種處理模式，可以適應(yīng)不同的處理算法。 每個的核心由芯片和可重構(gòu)器件組成，另外還包括一些外圍的輔助電路，如存儲器、先進(jìn)先出（）器件及 等（圖）?？芍貥?gòu)器件電路與處理器相連，利用處理器強(qiáng)大的功能實(shí)現(xiàn)單元電路內(nèi)部和各個單元之間的通信。從的角度來看，可重構(gòu)器件相當(dāng)于它的宏功能協(xié)處理器（）。 中的其他電路輔助核心電路進(jìn)行工作。和各自帶有，用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果。

8、中存儲了的執(zhí)行程序和的配置數(shù)據(jù)。先進(jìn)先出（）器件則用于實(shí)現(xiàn)信號處理中常用到的一些操作，如延時線、順序存儲等。每個單獨(dú)做成一塊，各級之間通過插座與底板相連。底板的結(jié)構(gòu)很簡單，主要由幾個串連的插座構(gòu)成，其作用是向各個提供通信通道和電源供應(yīng)?？梢愿鶕?jù)需要安排底板上插座的個數(shù)，組成多級線性陣列結(jié)構(gòu)。這種模塊化設(shè)計的突出優(yōu)點(diǎn)在于，它使得對系統(tǒng)的功能擴(kuò)充和維護(hù)變得非常簡單。需要時，只要插上或更換電路板，就可以實(shí)現(xiàn)系統(tǒng)的擴(kuò)展和故障的排除。每一級中的都有通信端口與前級和后級電路板相連，可以很方便地控制和協(xié)調(diào)它們之間的工作。 應(yīng)用實(shí)例 我們應(yīng)用上述線性流水陣列結(jié)構(gòu)實(shí)現(xiàn)了一個實(shí)時目標(biāo)檢測系統(tǒng)，該系統(tǒng)的任務(wù)主要是接

9、收攝像頭輸出的灰度圖象，經(jīng)預(yù)處理、編碼、直線擬合和目標(biāo)識別后，輸出結(jié)果到機(jī)顯示。在這個任務(wù)中，預(yù)處理模塊包括抽樣、卷積和編碼等步驟，屬于低層的處理，其運(yùn)算數(shù)據(jù)量大，但運(yùn)算結(jié)構(gòu)較規(guī)則，適于用進(jìn)行純硬件實(shí)現(xiàn)；而直線擬合及目標(biāo)識別等高層圖象處理算法，所處理的數(shù)據(jù)量相對較少，但要用到多種數(shù)據(jù)結(jié)構(gòu)，其控制也復(fù)雜得多，我們用編程來實(shí)現(xiàn)。 重構(gòu)處理模塊采用的是公司的系列芯片。這是一種基于的現(xiàn)場可編程門陣列。表給出了 系列的一些參數(shù)。表1 XC5200系列FPGA的一些參數(shù)器件XC5204XC5206XC5210XC5215邏輯單元48078412961936最大邏輯門6000100001600023000多

10、功能塊1012141418182222CLB120196324484觸發(fā)器48078412961936I/O124148196244 系列邏輯功能的實(shí)現(xiàn)由內(nèi)部規(guī)則排列的邏輯單元陣列（）來完成，它是的主要部分。的核心是可重構(gòu)邏輯塊（），四周是一些輸入輸出塊（）。和之間通過片內(nèi)的布線資源相連接。由配置代碼驅(qū)動，和的具體邏輯功能及它們的互聯(lián)關(guān)系由配置數(shù)據(jù)決定。整個模塊的設(shè)計實(shí)現(xiàn)在公司的 開發(fā)平臺上完成。該系統(tǒng)支持設(shè)計輸入、邏輯仿真、設(shè)計實(shí)現(xiàn)（設(shè)計綜合）和時序仿真等系統(tǒng)開發(fā)全過程。 在選用芯片時，主要應(yīng)考慮性能能否滿足快速判讀算法的要求，具體說就是要求選擇那些指令周期短、數(shù)據(jù)吞吐率高、通信能力強(qiáng)、指令

11、集功能完備的處理器，同時也要兼顧功耗和開發(fā)支持環(huán)境等因素。表列出了一些常用微處理器的性能參數(shù)。 我們選擇的是應(yīng)用廣泛、性價比較高的芯片。它是美國公司推出的為滿足并行處理需求的位浮點(diǎn)。主要特性如下：表2 常用微處理器對照表處理器類型DSP（Motorola)ADSPTMS3209600256156210202101C30C40C50字長/bit32163216323216指令周期/ns505050603325501024浮點(diǎn)FFT時間/ms1.042.330.962.072.361.933.42 外部時鐘，內(nèi)部時鐘，所有指令均單周期完成，處理器內(nèi)部采用高度并行機(jī)制，可同時進(jìn)行多達(dá)項(xiàng)各類操作。 兩

12、套相同的外部數(shù)據(jù)、地址總線，支持局部存儲器和全局共享存儲器。 個高速并行通信口，采用異步傳輸方式，最大速率可達(dá)。通過令牌傳遞可靈活實(shí)現(xiàn)數(shù)據(jù)雙向傳輸，這種結(jié)構(gòu)很適合之間的互連。 個通道，每個通道的最大速率可達(dá)。內(nèi)部總線與的地址、數(shù)據(jù)、指令總線完全分開，避開了總線使用上的瓶頸。 從結(jié)構(gòu)和功能上看，很適合與可重構(gòu)器件互相配合起來構(gòu)成高速、高精度的實(shí)時信息處理系統(tǒng)，并完全可以勝任圖像信息的實(shí)時處理任務(wù)；此外，的開發(fā)系統(tǒng)也比較完備，支持語言和匯編語言編程，能夠方便地進(jìn)行算法移植和軟硬件的協(xié)同設(shè)計。 衡量系統(tǒng)的整體性能不僅要看所使用的器件和所能完成的功能，還要看器件之間采用怎樣的互連結(jié)構(gòu)?？梢酝瓿赡K級的

13、任務(wù)，起到的協(xié)處理器的作用。它的可編程性使它既具有專用集成電路的速度，又具有很高的靈活性。內(nèi)部結(jié)構(gòu)的主要優(yōu)勢是：所有指令的執(zhí)行時間都是單周期，指令采用流水線，內(nèi)部的數(shù)據(jù)、地址、指令及總線分開，有較多的寄存器。這些特征使它有較高的處理速度。具有硬件的高速性，而具有軟件的靈活性，從器件上考察，能夠滿足處理復(fù)雜算法的要求。同時，的個通信口和個通道使其能夠在不被中斷的情況下比較從容地應(yīng)付與外界大量的數(shù)據(jù)交換。 從內(nèi)部互連來看，使用了專用的通信口完成與的互連，能夠保證在任何情況下與的數(shù)據(jù)通道的暢通。另外，和各自都有輸入端口，使得系統(tǒng)的處理結(jié)構(gòu)多樣化。比如，可以作為處理流程中的一個模塊，獨(dú)立完成某項(xiàng)功能，

14、也可以作為的協(xié)處理器，通過的調(diào)用來完成特定的子函數(shù)。底板將互連性延伸到之間，使得多個電路板能夠組成多處理機(jī)系統(tǒng)。前級的既可以與下一級的通信，也可以將數(shù)據(jù)發(fā)送到下一級的。 綜上所述，本文提出的基于的線性流水陣列結(jié)構(gòu)，為設(shè)計中如何處理軟硬件的關(guān)系提供了一個較好的解決方案。同時，該系統(tǒng)具有靈活的處理結(jié)構(gòu)，對不同結(jié)構(gòu)的算法都有較強(qiáng)的適應(yīng)能力，尤其適合實(shí)時信號處理任務(wù)。2，F(xiàn)PGA+DSP實(shí)時三維圖像信息處理系統(tǒng)三維圖像信息處理一直是圖像視頻處理領(lǐng)域的熱點(diǎn)和難點(diǎn)，目前國內(nèi)外成熟的三維信息處理系統(tǒng)不多，已有的系統(tǒng)主要依賴高性能通用PC完成圖像采集、預(yù)處理、重建、構(gòu)型等囊括底層和高層的處理工作。三維圖像處理

15、數(shù)據(jù)量特別大、運(yùn)算復(fù)雜，單純依靠通用PC很難達(dá)到實(shí)時性要求，不能滿足現(xiàn)行高速三維圖像處理應(yīng)用。本系統(tǒng)中，采用FPGA實(shí)現(xiàn)底層的信號預(yù)處理算法，其處理數(shù)據(jù)量很大，處理速度高，但算法結(jié)構(gòu)相對比較簡單，可同時兼顧速度和靈活性。高層處理算法數(shù)據(jù)量較少、算法結(jié)構(gòu)復(fù)雜，可采用運(yùn)算速度快、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP實(shí)現(xiàn)。1 三維圖像處理系統(tǒng)組成1.1 硬件系統(tǒng)構(gòu)成該系統(tǒng)由五個模塊組成，如圖1所示。系統(tǒng)信息處理流程見圖2所示。CCD攝像機(jī)采集的多路模擬視頻信號經(jīng)MAX440按需要選定后，送入模數(shù)視頻轉(zhuǎn)換器SAA7111A將攝像機(jī)輸出的模擬全電視信號CVBS轉(zhuǎn)換成數(shù)字視頻信號；之后視頻信號流入圖像預(yù)處理

16、器Spartan XC3S400,經(jīng)過提取中心顏色線、提取激光標(biāo)志線和物體輪廓線的預(yù)處理后，配送到兩片TS201進(jìn)行定標(biāo)參數(shù)計算、坐標(biāo)計算、三維重建、數(shù)據(jù)融合以及三維構(gòu)型的核心運(yùn)算；最后將DXF文件數(shù)據(jù)經(jīng)由PCI接口傳送到PC,完成三維圖像變換和顯示等最終處理；整個系統(tǒng)的邏輯連接和控制以及部分?jǐn)?shù)據(jù)交換由另一片F(xiàn)PGA來完成。在體系結(jié)構(gòu)設(shè)計上，F(xiàn)PGA處理器采用SIMD結(jié)構(gòu)，在一個控制單元產(chǎn)生的控制信號下，數(shù)據(jù)通路中的三個算法并行運(yùn)行。由于該系統(tǒng)要求處理速度較高，因而在數(shù)據(jù)通路中采用了流水線技術(shù)以提高速度。此外，本系統(tǒng)中為圖像存儲采用了許多大容量高速FIFO，以達(dá)到減少地址線，簡化控制的目的。1

17、.2 處理器芯片為滿足系統(tǒng)大數(shù)據(jù)量快速處理的要求，三款核心芯片均為最新高性能產(chǎn)品，其硬件方面的特點(diǎn)給系統(tǒng)設(shè)計帶來極大的方便，其優(yōu)異的運(yùn)算性能可確保系統(tǒng)的快速實(shí)時性。FPGA芯片采用Xilinx公司近期推出的采用90nm工藝的Spartan3系列的XC3S400，該系列芯片是目前為止工藝最先進(jìn)、價格較低、單位成本內(nèi)I/O管腳最多的平臺級可編程邏輯器件。XC3S400芯片內(nèi)部時鐘頻率可達(dá)326MHz，信號擺幅1.14V和3.45V，I/O口支持622Mbps的數(shù)據(jù)傳輸率，具有高性能SelectRAM內(nèi)部存儲器，多達(dá)4個數(shù)字時鐘管理器模塊和8個全局時鐘多路復(fù)用緩沖器。DSP采用ADI公司的最新款基于

18、并行處理設(shè)計、具有海量片內(nèi)RAM的TigerSHARC ADSP TS201。其內(nèi)部集成的RAM容量高達(dá)24Mbit，核心速度最高達(dá)600MHz。內(nèi)設(shè)雙運(yùn)算模塊，每個包含一個ALU、MUL、64bit移位寄存器、32個32bit寄存器組和一個128bit通信邏輯單元，相關(guān)的數(shù)據(jù)對齊緩沖器；雙整數(shù)ALU，各有獨(dú)立的寄存器組，提供數(shù)據(jù)尋址和指針操作；4個128bit寬度內(nèi)部總線，每個都連接到6個4Mbit的內(nèi)部存儲器塊；提供與主機(jī)處理器、多處理器空間、片外存儲器映射外設(shè)、外部SRAM和SDRAM相連的外部端口；14通道DMA控制器；4個全雙工低電壓差分信號輸入的Link Port；具有片內(nèi)仲裁總線

19、，用于多DSP無縫的連接。數(shù)字化器采用了Philips公司的增強(qiáng)視頻輸入處理器(EVIP)SAA7111A模數(shù)轉(zhuǎn)換器。該產(chǎn)品廣泛應(yīng)用于個人視頻、多媒體、數(shù)字電視、可視電話、圖像處理、實(shí)時監(jiān)控等領(lǐng)域，純3.3V CMOS工藝的模擬視頻前端和數(shù)字視頻編碼器，能夠?qū)AL/TSC/ECAM視頻信號解碼為與CCIR-601相兼容的多種數(shù)字視頻格式，支持TV或VTR信號源的CVBS或S-Video視頻信號，最高圖像分辨率可達(dá)720576，支持24位真彩色，可以通過串行總線動態(tài)配置SAA7111A模數(shù)轉(zhuǎn)換器的工作方式和各種參數(shù)。2 模塊設(shè)計2.1 視頻采集與數(shù)字化模塊由于模擬攝像機(jī)采集的是PAL制的復(fù)合視

20、頻信號(CVBS)，所以必須先將其數(shù)字化才能開始后繼數(shù)字視頻處理。視頻采集與數(shù)字化模塊主要包括一片視頻多路復(fù)用器MAX440、一片SAA7111A、一片I2C接口控制器PCF8584和一些連接邏輯。MAX440用來快速切換來自不同模擬輸入端的模擬視頻流，SAA7111A模數(shù)轉(zhuǎn)換器是該模塊的核心，它采集模擬視頻，將其數(shù)字化為720576的RGB(8，8，8)真彩色信號格式的數(shù)字視頻，其輸出的RGB真彩色信號為16位，其中高字節(jié)和低字節(jié)數(shù)據(jù)周期分別為74ns和37ns，即低字節(jié)的頻率是高字節(jié)的1倍。這樣就要利用觸發(fā)器和兩個分別為13.5MHz和27MHz的時鐘信號，將輸入數(shù)據(jù)格式轉(zhuǎn)換為24位、周期

21、均為74ns的RGB真彩色信號，此外，它還為整個硬件系統(tǒng)提供必要的時鐘和同步信號；PCI接口控制器通過PCF8584來配置和控制SAA7111A，連接邏輯由FPGA實(shí)現(xiàn)。2.2 FPGA圖像預(yù)處理模塊預(yù)處理從巨大的視頻信息中提取極少量的對三維重建有用的信息傳送至DSP后處理。該模塊包括主處理FPGA芯片和高速FIFO，負(fù)責(zé)實(shí)時采集視頻信號并對采集到的無壓縮的視頻信息進(jìn)行預(yù)處理，包括提取激光中心線、提取輪廓線、提取中心顏色線三個部分。為了提高視頻采集的整體性能，更重要的是為預(yù)處理提供相鄰的有激光幀和無激光幀，必須通過視頻幀緩存首先暫存無激光幀。緩存由3片AverLogic公司的AL422B及一些

22、由FPGA實(shí)現(xiàn)的連接邏輯組成；當(dāng)前端模塊輸出無激光幀時，SA7111A控制3片AL422B寫操作，將其存入FIFO；當(dāng)前端輸出有激光幀時，后端的視頻處理模塊控制3片AL422B進(jìn)行讀操作，讀出暫存在其中的無激光幀數(shù)據(jù)。預(yù)處理FPGA將讀取的無激光幀和有激光幀進(jìn)行相減運(yùn)算。輸出同樣采用3組緩存分別用來暫存激光樣條數(shù)據(jù)、目標(biāo)輪廓線數(shù)據(jù)和圖像中心線數(shù)據(jù)；所有模塊均采用同步時鐘控制，同步時鐘采用由SAA7111A模數(shù)轉(zhuǎn)換器產(chǎn)生的LLC2信號。為了提高系統(tǒng)速度，算法復(fù)雜、耗時較長的計算過程進(jìn)行了流水線處理。2.3 DSP三維重建模塊為了應(yīng)對三維圖像大數(shù)據(jù)量復(fù)雜高速運(yùn)算的需要，這里采用了兩片TigerSH

23、ARC 201芯片并行三維重建運(yùn)算。由控制FPGA對兩片DSP所要處理的圖像進(jìn)行任務(wù)分配，DSP結(jié)合預(yù)處理FPGA存入FIFO的數(shù)據(jù)和PCI總線所給處理參數(shù)進(jìn)行定標(biāo)參數(shù)計算、坐標(biāo)計算、三維重建和構(gòu)型。由于TS201內(nèi)部集成的總線仲裁機(jī)制，雙DSP可以實(shí)現(xiàn)無縫連接，大大減小了多DSP協(xié)調(diào)工作的設(shè)計難度。DSP間的連接是依靠其擁有的全雙工LinkPort，它采用LVDS（低電平差分信號）輸入數(shù)據(jù)。鏈路口能獨(dú)立或同時工作，在時鐘的上升沿和下降沿鎖存數(shù)據(jù)。鏈路時鐘頻率最高可以與處理器核相同，高達(dá)500MHz，每個鏈路能完成500Mbps的單向數(shù)據(jù)傳輸。每個DSP的4個LinkPort合起來最大的通透率

24、為4.0Gbps。連線短且簡單，不需要額外的輔助電路，且可有效防止連線長引起的信號畸變。LinkPort傳輸協(xié)議由控制FPGA完成。2.4 PCI通信接口模塊根據(jù)三維信息獲取系統(tǒng)的速度傳輸要求，采用PCI接口完成該系統(tǒng)與通用PC的信息交互。PCI接口控制器是硬件部分的控制中心和數(shù)據(jù)交換中心，它接收設(shè)備驅(qū)動程序的命令和數(shù)據(jù)，配置和控制系統(tǒng)的各個模塊使其協(xié)調(diào)工作，完成系統(tǒng)任務(wù)；它還負(fù)責(zé)將采集到和處理后的數(shù)據(jù)通過PCI總線轉(zhuǎn)送給通用PC。本系統(tǒng)采用PLX公司的32bit/33MHz PCI9030作為接口芯片，串行EEPROM-FM93CS56L電可擦除只讀存儲器保存PCI9030的配置信息。2.5

25、 系統(tǒng)控制與數(shù)據(jù)交換模塊控制單元對處理器的數(shù)據(jù)處理單元和輸入數(shù)據(jù)格式轉(zhuǎn)換單元以及所有FIFO存儲器產(chǎn)生控制，與預(yù)處理FPGA配合完成DSP的LinkPort協(xié)議。由于數(shù)據(jù)處理單元中為流水處理，在控制單元的設(shè)計中要特別注意由流水線產(chǎn)生的固定周期的延時，延時的周期數(shù)等于相應(yīng)流水線的級數(shù)?？刂茊卧€與PCI接口連接，接收來自主計算機(jī)的控制信號和背景閾值等信息?？刂艶PGA還是SAA7111A、PCI接口和DSP之間的圖像和信息交換的橋梁，為其提供所需要的參數(shù)和數(shù)據(jù)信息。3 軟件設(shè)計與實(shí)現(xiàn)3.1 圖像預(yù)處理算法如圖3，激光帶預(yù)處理算法的實(shí)現(xiàn)為：由于有激光幀和無激光幀是依次交替產(chǎn)生的，因此首先要保存一幀

26、有激光幀，在其下一幀，即無激光幀到來時，將保存的有激光幀和當(dāng)前無激光幀的相同行、列的點(diǎn)相減，再對結(jié)果進(jìn)行亮度提取，處理完成后的數(shù)據(jù)存入目標(biāo)緩存。如圖4，實(shí)現(xiàn)提取輪廓線算法分為三個部分，首先由計算比較模塊對輸入像素點(diǎn)的值與預(yù)先計算好的閾值進(jìn)行比較，判斷其是否為目標(biāo)像素；然后利用一個序列檢測模塊進(jìn)行一維尺度濾波以去除某些噪聲點(diǎn)；再經(jīng)過一個邊緣檢測模塊，提取出每行的第一個目標(biāo)像素作為目標(biāo)的左邊緣點(diǎn)；完成后將此點(diǎn)所對應(yīng)的列地址數(shù)據(jù)存入目標(biāo)緩存。在某些情況下，可能整行都檢測不到邊緣點(diǎn)，這時將0存入目標(biāo)緩存作為無邊緣點(diǎn)的標(biāo)識。提取中心線算法實(shí)現(xiàn)比較簡單，只需對目標(biāo)緩存的寫允許信號加以控制，使RGB數(shù)據(jù)只能

27、。每行的中心點(diǎn)處寫入目標(biāo)緩存即可。3.2 三維重建和構(gòu)型如圖5所示，高速DSP將根據(jù)預(yù)處理信息得到的激光標(biāo)志線、輪廓線和中心顏色線數(shù)據(jù)與源數(shù)字化圖像結(jié)合起來進(jìn)行三維重建。首先根據(jù)獲取的圖像標(biāo)志點(diǎn)數(shù)據(jù)結(jié)合控制點(diǎn)三維坐標(biāo)數(shù)據(jù)計算出系統(tǒng)定標(biāo)數(shù)據(jù)；其次根據(jù)輪廓線計算物體外表面展開圖，再依據(jù)定標(biāo)數(shù)據(jù)結(jié)合展開圖和機(jī)械參數(shù)對圖像中的坐標(biāo)點(diǎn)進(jìn)行計算，給出數(shù)據(jù)集，輸出深度數(shù)據(jù)文件；最后對多次掃描的數(shù)據(jù)進(jìn)行融合，將離散點(diǎn)構(gòu)型成立體模型（或立體彩色模型），將模型生成DXF、STL等數(shù)據(jù)文件傳入PC機(jī)，使用后端處理軟件進(jìn)行顯示3。3.3 算法實(shí)現(xiàn)圖像預(yù)處理算法設(shè)計使用Verilog HDL在Xilinx公司的ISE8

28、.1集成編譯環(huán)境下成功實(shí)現(xiàn)；FPGA開發(fā)流程不再贅述。DSP三維重建算法已使用C語言在ADI公司Visual DSP+環(huán)境下成功實(shí)現(xiàn)。算法實(shí)現(xiàn)步驟如下：用C語言編程實(shí)現(xiàn)算法。使用Visual DSP+編譯器將源程序編譯成目標(biāo)文件。根據(jù)產(chǎn)生的目標(biāo)文件，分析結(jié)果及源程序結(jié)構(gòu)并優(yōu)化源代碼。應(yīng)用TigerSHARC 201評估板進(jìn)行運(yùn)算時間評估。重復(fù)上述步驟直至達(dá)到系統(tǒng)實(shí)時性要求，最后下載到目標(biāo)板。整個系統(tǒng)聯(lián)機(jī)運(yùn)行穩(wěn)定，滿足設(shè)計要求，實(shí)時性好。實(shí)時三維圖像信息處理以其數(shù)據(jù)量大、速度要求高、處理過程復(fù)雜的特點(diǎn)使其難以使用集成電路實(shí)現(xiàn)。本文研究的以目前最新高性能處理器的FPGA+DSP為核心架構(gòu)的三維圖像

29、處理系統(tǒng)精心設(shè)計了算法的硬件實(shí)現(xiàn)，充分利用了兩種處理器的長處。實(shí)驗(yàn)表明，該系統(tǒng)有著良好的性能，對實(shí)現(xiàn)基于網(wǎng)絡(luò)的實(shí)時三維掃描應(yīng)用，如三維傳真、機(jī)械遠(yuǎn)程加工、快速成型和虛擬現(xiàn)實(shí)，有著重要的意義,3，采用FPGA+DSP結(jié)構(gòu)的多通道高速數(shù)據(jù)采集與實(shí)時圖像處理系統(tǒng)的設(shè)計1 系統(tǒng)硬件結(jié)構(gòu)設(shè)計方案 本文設(shè)計的多通道同步高速采集及處理系統(tǒng)結(jié)構(gòu)如圖1所示。該系統(tǒng)由采集、處理、顯示和系統(tǒng)控制四個模塊組成。采集的多路模擬視頻信號經(jīng)A/D陣列轉(zhuǎn)換后,輸入到處理模塊中進(jìn)行圖像處理，處理結(jié)果經(jīng)D/A轉(zhuǎn)換后,顯示在終端監(jiān)視設(shè)備上。整個過程(包括采集模塊、處理模塊、顯示模塊)都在系統(tǒng)控制模塊協(xié)調(diào)下進(jìn)行。 2 采集模塊 通常

30、的多路數(shù)據(jù)采集方案2是：(1)采用多片ADC器件，每路模擬輸入對應(yīng)1片ADC。(2)采用1片高速ADC器件，由多路開關(guān)選擇后送給ADC。一般采用CPLD或FPGA控制各ADC或多路開關(guān)的方式達(dá)到高速采集的目的。但是，采用以上的方案均存在一些問題：相應(yīng)外圍電路龐大，接口復(fù)雜；一般都外掛數(shù)據(jù)緩沖區(qū)，降低了系統(tǒng)的傳輸速度，同時對于高精度、多通道、并行轉(zhuǎn)換A/D系統(tǒng)，使接入FPGA的管腳數(shù)增多，這樣造成FPGA等系統(tǒng)資源的嚴(yán)重浪費(fèi)和成本的增加。 本系統(tǒng)采用了一種共享總線、同步采集、分時讀取的方法3，提高了系統(tǒng)采集和傳輸速度，達(dá)到對多通道、高分辨率并行A/D同步采集的有效控制，合理利用了FPGA系統(tǒng)資源

31、，降低了硬件成本?？偩€共享、同步采集、分時讀取的方法主要是借鑒了分時操作系統(tǒng)的思想，按照時間片對A/D轉(zhuǎn)換結(jié)果進(jìn)行輪循讀取。從圖1可知，在硬件設(shè)計上，多路A/D轉(zhuǎn)換器共享采樣時鐘信號CLK、讀寫控制信號AD_wr、片選信號ADC_cs；A/D1、A/D3、A/D5共享一路數(shù)據(jù)總線ADCB1427，A/D0、A/D2、A/D4共享另一路數(shù)據(jù)總線ADCB013；A/D0、A/D1共享輸出使能信號ADC_OE0，A/D2、A/D3共享輸出使能信號ADC_OE1，A/D4、A/D5共享輸出使能信號ADC_OE2。多路A/D轉(zhuǎn)換器共享采樣時鐘信號ADC_clk、片選信號ADC_CS，保證了采樣的同步問題

32、；共享數(shù)據(jù)總線節(jié)約了FPGA管腳，合理利用了FPGA資源，通過分別使能ADC_OE信號，在A/D轉(zhuǎn)換完成后數(shù)據(jù)有效的時間內(nèi)，分時讀取轉(zhuǎn)換結(jié)果，達(dá)到了并行采集的目的；不同數(shù)據(jù)總線的二路A/D轉(zhuǎn)換器共享使能信號，保證在同一時間片內(nèi)并行讀取二路A/D轉(zhuǎn)換結(jié)果。 ADC的選擇如下： 該系統(tǒng)要求在線檢測速度達(dá)到25瓶/s，也就是每個瓶的檢測時間為40ms。另外，對藥用管制瓶的檢測其精確度是考慮的重要因素。這對ADC的轉(zhuǎn)換精度和轉(zhuǎn)換時間要求較高。本文A/D轉(zhuǎn)換芯片采用TI公司的ADS8364芯片，它是專為高速同步數(shù)據(jù)采集系統(tǒng)設(shè)計的高速、低功耗、六通道同步采樣的16位A/D轉(zhuǎn)換芯片，共有64個引腳，適用于噪

33、聲比較大的環(huán)境，其最大采樣率為250KS/s；每個輸入端都有一個ADC保持信號，用來保證幾個通道能同時進(jìn)行采樣和轉(zhuǎn)換，可以對單極性或雙極性輸入電壓進(jìn)行A/D轉(zhuǎn)換；三個保持信號(HOLDA、HOLDB、HOLDC)可以啟動指定通道的轉(zhuǎn)換。當(dāng)三個保持信號同時被選通時，其轉(zhuǎn)換結(jié)果將保存在六個寄存器中；當(dāng)ADS8364芯片采用5MHz的外部時鐘來控制轉(zhuǎn)換時，它的取樣率是250kHz，采樣和轉(zhuǎn)換可以在20個時鐘周期內(nèi)完成；對于每一個讀操作，ADS8364芯片均輸出十六位數(shù)據(jù)；地址/模式信號(A0、A1、A2)決定如何從ADS8364芯片中讀取數(shù)據(jù),可以選擇單通道、周期或FIFO模式；在ADS8364芯片

34、的HOLDX保持至少20ns的低電平時，轉(zhuǎn)換開始。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態(tài)從而使每個通道同時開始轉(zhuǎn)換。當(dāng)轉(zhuǎn)換結(jié)果被存人輸出寄存器后，引腳EOC的輸出將保持半個時鐘周期的低電平；ADS8364芯片采用+5V工作電壓,并帶有80dB共模抑制的全差分輸入通道以及六個4Ls連續(xù)逼近的模數(shù)轉(zhuǎn)換器、六個差分采樣放大器。另外，在REFIN和REFOUT引腳內(nèi)部還帶有+2.5V參考電壓以及高速并行接口。ADS8364芯片的差分輸入可在-VREF+VREF之間變化。在信號輸入端采用差動運(yùn)放將模擬輸入信號以差分方式輸入ADS8364芯片，以有效地減少共模噪聲，實(shí)現(xiàn)較高的有效采集精度。

35、通過同時置/RD和/CS為低電平可使數(shù)據(jù)讀出到并行輸出總線。ADS8364芯片轉(zhuǎn)換過程為：當(dāng)ADS8364芯片的/HOLDX保持至少20ns的低電平時，轉(zhuǎn)換開始。當(dāng)轉(zhuǎn)換結(jié)果被存入輸出寄存器后，引腳/EOC的輸出將保持半個時鐘周期的低電平，以提示數(shù)據(jù)分析處理器進(jìn)行轉(zhuǎn)換結(jié)果的接收，處理器通過置/RD和/CS為低電平可使數(shù)據(jù)通過并行輸出總線讀出。在轉(zhuǎn)換數(shù)據(jù)的接收過程中，ADS8364芯片各管腳工作的時序安排很重要。3 FPGA邏輯控制功能的實(shí)現(xiàn) FPGA是整個采集、處理和顯示系統(tǒng)的邏輯控制核心，主要包括A/D陣列采集控制、數(shù)據(jù)存儲與傳輸控制、圖像的預(yù)處理、同步時序產(chǎn)生與控制、圖像顯示控制、EMIF總

36、線接口邏輯。 根據(jù)以上控制要求，系統(tǒng)中采用Altera公司的ACEX1K系列EP1K50芯片。EP1K50芯片是一款適合復(fù)雜邏輯以及有存儲、緩沖功能的FPGA芯片，最高工作頻率可達(dá)250MHz。該系列芯片具有效率高而又廉價的結(jié)構(gòu)，其特點(diǎn)是將LUT(查找表)和EAB(嵌入式陣列)相結(jié)合?；贚UT的邏輯對數(shù)據(jù)路徑管理、寄存器強(qiáng)度、數(shù)學(xué)計算或數(shù)字信號處理的設(shè)計提供優(yōu)化的性能和效率。而EBA可實(shí)現(xiàn)RAM、ROM、雙口RAM或FIFO(先入先出存儲器)功能。3.1 A/D控制3 通過上面對A/D控制的分析可以知道，在采樣時鐘CLK為高電平的半個時鐘周期內(nèi)，讀取轉(zhuǎn)換結(jié)果是可靠和穩(wěn)定的。由于片選、地址建立

37、時間以及輸出激活時間的要求，在5MHz時鐘信號的半個周期內(nèi)，以共享總線方式可以控制三路A/D轉(zhuǎn)換器。因此，通過兩路總線，就可以完成對六路并行數(shù)據(jù)的采集。圖2為三路A/D轉(zhuǎn)換器共享數(shù)據(jù)總線的控制時序圖，采用Quartus仿真工具完成。其中，ADC_OE1、ADC_OE2、ADC_OE3為三路A/D輸出使能信號，通過分時有效的方法，讀取各路A/D轉(zhuǎn)換結(jié)果，每個時間片長度為30ns；ADC_clk為A/D采樣時鐘；In_clk為外接時鐘，經(jīng)過PLL輸出Main_clk作為系統(tǒng)的主時鐘，時鐘周期為10ns；ADC_cs為A/D片選信號，該信號建立需要一定時間，為實(shí)現(xiàn)多路A/D并行采樣，將六路A/D片選

38、信號連接在一起，一直有效；Reset為FPGA復(fù)位信號。4，基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)設(shè)計數(shù)據(jù)采集系統(tǒng)廣泛地應(yīng)用于工業(yè)、國防、圖像處理、信號檢測等領(lǐng)域。DSP處理器是一種高速的數(shù)字信號處理器，藍(lán)牙技術(shù)作為一種低成本、低功耗、近距離的無線通信技術(shù)，已廣泛應(yīng)用于許多行業(yè)和領(lǐng)域1。本設(shè)計采用了DSP與FPGA協(xié)同控制處理，并用藍(lán)牙傳輸代替有線電纜傳輸，有效地解決了DSP和FPGA單獨(dú)處理的不足與有線電纜傳輸?shù)谋锥?，大大提高了?shù)據(jù)采集處理能力，拓寬了系統(tǒng)在環(huán)境較為惡劣或特殊場所的應(yīng)用。1 系統(tǒng)硬件設(shè)計1.1系統(tǒng)總體設(shè)計基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)由下位機(jī)和上位機(jī)兩部分組成。其中下

39、位機(jī)主要由前端傳感器、信號調(diào)理電路、ADC模數(shù)轉(zhuǎn)換電路、DSP與FPGA協(xié)同處理模塊以及藍(lán)牙模塊組成，主要完成前端數(shù)據(jù)的采集、轉(zhuǎn)換、處理等功能，并將處理后的數(shù)據(jù)傳輸給上位機(jī)；上位機(jī)主要由USB藍(lán)牙適配器和PC機(jī)組成,完成數(shù)據(jù)的顯示、監(jiān)控、存儲等功能，并向下位機(jī)發(fā)送命令。該系統(tǒng)主要實(shí)現(xiàn)現(xiàn)場數(shù)據(jù)高精度、高速度、多通道實(shí)時采集，利用藍(lán)牙的無線傳輸特性實(shí)現(xiàn)數(shù)據(jù)的無線傳輸。系統(tǒng)硬件框圖如圖1所示。 本系統(tǒng)中，DSP與FPGA協(xié)同控制處理是系統(tǒng)的核心部分，通過動作指令控制前端調(diào)理模塊進(jìn)行數(shù)據(jù)采集，同時將采集到的數(shù)據(jù)經(jīng)DSP和FPGA協(xié)同處理，后由藍(lán)牙模塊將數(shù)據(jù)傳輸給上位機(jī)，由上位機(jī)完成后續(xù)的相應(yīng)處理工作。

40、1.2 前端調(diào)理模塊 前端調(diào)理電路主要包括傳感器、信號調(diào)理電路、ADC模數(shù)轉(zhuǎn)換模塊。 信號調(diào)理電路包括模擬信號調(diào)理電路和數(shù)字信號調(diào)理電路。其模擬信號調(diào)理主要實(shí)現(xiàn)對模擬信號的緩沖、放大、衰減、隔離、濾波以及線性化等處理，以獲得ADC所需要的歸一化信號；數(shù)字信號調(diào)理主要完成對數(shù)字信號的整形、分頻、隔離、緩沖等處理，以便與FPGA模塊相連。 前端調(diào)理電路的核心是模數(shù)轉(zhuǎn)換,對于模擬信號，傳感器采集的信號經(jīng)調(diào)理后需要進(jìn)行模數(shù)轉(zhuǎn)換,然后與FPGA相連。而數(shù)字信號則經(jīng)過調(diào)理后可直接與FPGA相連。模數(shù)轉(zhuǎn)換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數(shù)轉(zhuǎn)換器ADS8364。ADS8364采用+5

41、V工作電壓，具有80 dB共模抑制能力的全差分輸入通道，6個模擬輸入通道(分為A,B,C 3組)可以同時并行采樣和轉(zhuǎn)換2。考慮到FPGA可以靈活地改變時鐘頻率，進(jìn)而改變系統(tǒng)的采樣頻率，所以ADS8364由FPGA提供時鐘和復(fù)位信號,最高頻率為5 MHz，其相應(yīng)采樣頻率為250 kHz。同時FPGA還為ADS8364提供信號。A/D轉(zhuǎn)換結(jié)束后產(chǎn)生轉(zhuǎn)換結(jié)束信號,通過FPGA引發(fā)DSP的中斷。在轉(zhuǎn)換結(jié)束后，F(xiàn)PGA將6個16位的轉(zhuǎn)換結(jié)果讀入SDRAM中。ADS8364的地址/模式信號(A0，A1,A2)決定ADS8364的單通道、周期或FIFO模式的數(shù)據(jù)讀取方式。將ADD引腳置為高電平，使得讀出的數(shù)

42、據(jù)中包括轉(zhuǎn)換通道信息。在系統(tǒng)中，采用FPGA實(shí)現(xiàn)ADS8364的接口控制電路，ADS8364轉(zhuǎn)換數(shù)據(jù)通過FPGA存在SDRAM中。ADS8364、FPGA、DSP與SDRAM的接口連接如圖2所示1.3 DSP與FPGA協(xié)同處理模塊DSP和FPGA協(xié)同處理模塊是本系統(tǒng)的核心，其主要完成對ADS8364的控制、數(shù)據(jù)的計算以及相應(yīng)的邏輯控制，并通過藍(lán)牙完成數(shù)據(jù)的傳輸。由于數(shù)據(jù)采集要求采集數(shù)據(jù)量大，多路信號同時采集，要求實(shí)時性好、速度快、精度高等，本系統(tǒng)采用基于DSP與FPGA協(xié)同處理。系統(tǒng)設(shè)計中,采用TI公司的DSP芯片TMS320F2812和Altera公司的FPGA芯片EP2C5。 EP2C5是

43、Altera公司推出的CycloneII序列FPGA器件，采用TSMC90nm、Low-K工藝，1.2 V內(nèi)核電壓，工作電壓為1.15 V3.465 V,內(nèi)嵌RAM 119 808位，13個乘法器，并有143個I/O腳。在本系統(tǒng)中，為了數(shù)據(jù)緩存，需要在FPGA和DSP之間有一個FIFO來充當(dāng)數(shù)據(jù)的緩存區(qū),同時為了滿足數(shù)據(jù)采集中高速實(shí)時數(shù)據(jù)流應(yīng)用，避免FIFO溢出，設(shè)計時通過FPGA及SDRAM構(gòu)造一個FIFO，以提供一個低成本并能滿足高速實(shí)時數(shù)據(jù)流傳輸?shù)慕鉀Q方案。本系統(tǒng)中的EP2C5時鐘信號由外部晶振提供，EP2C5的復(fù)位信號由TMS320F2812的I/O口實(shí)現(xiàn)。TMS320F2812為EP

44、2C5產(chǎn)生復(fù)位信號，當(dāng)EP2C5檢測到有效的復(fù)位信號后，就會按照TMS320F2812產(chǎn)生的分頻因子觸發(fā)A/D轉(zhuǎn)換器進(jìn)行A/D采樣，同時將ADS8364輸出的數(shù)據(jù)經(jīng)EP2C5預(yù)處理后,存儲到SDRAM中。EP2C5的JTGA口為其提供程序下載端口。 TMS320F1812數(shù)字信號處理器是TI公司推出的低功耗、高性能32位定點(diǎn)數(shù)字信號處理器，它采用8級流水線結(jié)構(gòu),最高主頻150 MHz,片內(nèi)有18 KB RAM，128 KB Flash存儲器3。TMS320F1812采用3.3 V外設(shè)供電和1.8 V內(nèi)核供電，由外部電路提供電源和時鐘信號，與藍(lán)牙模塊、FPGA連接時不需要電平轉(zhuǎn)換。本系統(tǒng)中，TM

45、S320F1812主要功能:控制FPGA及數(shù)據(jù)的讀取,通過向FPGA發(fā)送復(fù)位信號、控制信號以及讀指令，使FPGA從SDRAM中讀取存儲的數(shù)據(jù)，并將數(shù)據(jù)傳輸給TMS320F1812；完成輸入數(shù)據(jù)的計算、打包等處理，與藍(lán)牙模塊連接。1.4 藍(lán)牙模塊藍(lán)牙模塊設(shè)計可選用CSR公司的BlueCore2-External單芯片藍(lán)牙模塊。該模塊核心工作電壓為1.8 V，輸入輸出口的工作電壓為3.3 V,符合藍(lán)牙規(guī)范V1.1和V1.2，集成有射頻收發(fā)、基帶控制和管理以及藍(lán)牙主控制器接口協(xié)議HCI，具有SPI、UART、USB、PIO、PCM接口。BlueCore2-External支持8 MB的外部Flash

46、和ROM，可實(shí)現(xiàn)100 m內(nèi)的通信1。其結(jié)構(gòu)框圖如圖3所示。本系統(tǒng)設(shè)計中，上位機(jī)通過USB藍(lán)牙適配器，將控制、動作指令發(fā)送給下位機(jī)，BlueCore2-External模塊接收指令經(jīng)DSP處理后傳給其他功能模塊，完成前端數(shù)據(jù)采集處理；下位機(jī)接收上位機(jī)命令，執(zhí)行相應(yīng)命令，并通過BlueCore2-External模塊將采集處理后的數(shù)據(jù)無線傳輸給上位機(jī)，完成數(shù)據(jù)的顯示、監(jiān)控、存儲等。2 系統(tǒng)軟件實(shí)現(xiàn) 本采集系統(tǒng)軟件設(shè)計主要包括數(shù)據(jù)采集和藍(lán)牙傳輸。其中，由于采用藍(lán)牙接口模塊和USB藍(lán)牙適配器，這部分協(xié)議已經(jīng)固化在模塊中。因此，用戶只需要在DSP和FPGA中編寫數(shù)據(jù)采集、處理和收發(fā)程序。系統(tǒng)軟件流程圖

47、如圖4所示。 DSP和FPGA編程的主要任務(wù)是初始化、邏輯控制、前端數(shù)據(jù)采集和數(shù)據(jù)的處理傳輸。系統(tǒng)上電復(fù)位后，首先完成系統(tǒng)的初始化，包括FPGA、TMS320F1812和藍(lán)牙模塊的初始化；然后等待上位機(jī)藍(lán)牙適配器發(fā)送的控制指令，通過下位機(jī)的藍(lán)牙模塊完成與上位機(jī)的連接、數(shù)據(jù)傳輸、斷開連接等操作。在DSP收到上位機(jī)的控制信息后，選擇相應(yīng)的處理算法，向FPGA發(fā)出動作指令，同時FPGA發(fā)出采集參數(shù)指令，控制A/D轉(zhuǎn)換器完成數(shù)據(jù)的采集，并將ADS8364輸出數(shù)據(jù)進(jìn)行預(yù)處理后存入SDRAM中。當(dāng)上位機(jī)通過藍(lán)牙提出讀取數(shù)據(jù)指令時，DSP向FPGA發(fā)出讀指令，F(xiàn)PGA從SDRAM中讀取數(shù)據(jù)并發(fā)送給DSP，由

48、DSP完成數(shù)據(jù)的計算，打包等處理，最后通過藍(lán)牙發(fā)送給上位機(jī)。 基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)，可以同時具備DSP與FPGA的優(yōu)勢，支持更高的計算處理能力。其良好的重構(gòu)方案，可以很好地完成多路信號、大量信號的實(shí)時、快速、精確的采集，適用于惡劣復(fù)雜的環(huán)境，且開發(fā)成本低，具有較高的使用價值4,有很好的應(yīng)用前景。5，基于DSP和FPGA的通用圖像處理平臺設(shè)計基于DSP和FPGA的通用圖像處理平臺設(shè)計摘要：設(shè)計一種基于DSP和FPGA架構(gòu)的通用圖像處理平臺，運(yùn)用FPGA實(shí)現(xiàn)微處理器接口設(shè)計，并對圖像數(shù)據(jù)進(jìn)行簡單預(yù)處理，利用DSP進(jìn)行復(fù)雜圖像處理算法和邏輯控制，實(shí)現(xiàn)圖像數(shù)據(jù)的高速傳輸與實(shí)時處理。系

49、統(tǒng)可應(yīng)用于貼片機(jī)芯片檢測中，并進(jìn)行性能評估實(shí)驗(yàn)。實(shí)驗(yàn)表明該系統(tǒng)滿足實(shí)時性和功耗的設(shè)計需求，易于維護(hù)和升級，具備較強(qiáng)的通用性。1 引言 隨著數(shù)字化技術(shù)不斷發(fā)展和完善，數(shù)字圖像處理技術(shù)已廣泛應(yīng)用于工業(yè)、軍事、生物醫(yī)療、電信等領(lǐng)域。實(shí)際應(yīng)用中能夠運(yùn)行復(fù)雜靈活的圖像處理算法和大數(shù)據(jù)量的數(shù)據(jù)傳輸處理能力成為圖像處理平臺穩(wěn)定運(yùn)行的前提，而系統(tǒng)實(shí)時性、體積、功耗等因素也至關(guān)重要。傳統(tǒng)數(shù)字圖像處理平臺大多采用通用PC機(jī)、高速圖像采集卡和基于VC+的軟件平臺來實(shí)現(xiàn)，但很難滿足當(dāng)前對系統(tǒng)體積、功耗和實(shí)時性要求。因此這里提出的基于DSP和FPGA的通用圖像處理平臺，充分發(fā)揮FPGA靈活性強(qiáng)和DSP運(yùn)算速度快、尋址方

50、式靈活的優(yōu)點(diǎn)，更好地提高圖像處理系統(tǒng)的集成度，降低系統(tǒng)功耗，并滿足實(shí)時性要求。2 高速圖像處理平臺的工作原理 為實(shí)現(xiàn)高速圖像的實(shí)時處理，該系統(tǒng)采用DSP和FPGA線性流水線陣列結(jié)構(gòu)，將FPGA可在通用接口設(shè)計和簡單信號處理等方面的優(yōu)點(diǎn)與DSP的快速數(shù)字信號處理能力相結(jié)合，充分發(fā)揮這兩者的優(yōu)點(diǎn)。該系統(tǒng)主要由DSP和FPGA的子系統(tǒng)構(gòu)成，為保證大量圖像數(shù)據(jù)流快速穩(wěn)定通訊，DSP與FPGA間通過外擴(kuò)的SDRAM實(shí)現(xiàn)大容量數(shù)據(jù)交換。DSP子系統(tǒng)則實(shí)現(xiàn)較為復(fù)雜的圖像處理算法，并提供圖像存儲功能。而FPGA子系統(tǒng)完成CCD傳感器圖像數(shù)據(jù)的預(yù)處理以及微控制器通用接口功能。 系統(tǒng)結(jié)構(gòu)原理圖如圖1所示。CCD傳

51、感器輸入的圖像數(shù)據(jù)經(jīng)FPGA預(yù)處理后，將數(shù)據(jù)傳送至DSP，DSP對輸入數(shù)據(jù)進(jìn)行實(shí)時圖像處理，并將處理后的圖像通過EMIF接口發(fā)送并保存至外擴(kuò)SDRAM。同樣，F(xiàn)PGA也能夠讀取外擴(kuò)SDRAM的圖像數(shù)據(jù)，通過VGA接口實(shí)時顯示。對于少量數(shù)據(jù)流，如系統(tǒng)參數(shù)或圖像數(shù)據(jù)傳輸?shù)钠鹬剐畔⒌?，則通過SPI接口實(shí)現(xiàn)。DSP子系統(tǒng)內(nèi)部擴(kuò)展有SD卡接口和USB主機(jī)接口，主要用于圖像數(shù)據(jù)的存儲和傳輸?shù)?。FPGA子系統(tǒng)外擴(kuò)的主要接口包括：I2C、SPI、UART、PS2和VGA等接口，用于系統(tǒng)升級和調(diào)試，提高系統(tǒng)通用性。3 系統(tǒng)硬件結(jié)構(gòu)設(shè)計 系統(tǒng)硬件設(shè)計采用模塊化設(shè)計思想，將整個系統(tǒng)分為DSP子系統(tǒng)和FPGA子系統(tǒng)。

52、這兩者間的數(shù)據(jù)交換通過雙端口RAM方式實(shí)現(xiàn)。31 器件選型 該系統(tǒng)設(shè)計選用TI公司的TMS320VC5509A型DSP。該款DSP功耗低，片上資源豐富，主頻最高可達(dá)200 MHz，片上帶有128 K16 bit RAM和32 K16 bit ROM，內(nèi)置6個DMA通道，1個I2C接口，3個McBSP接口，1個RTC模塊，其外部存儲器接口(EMIF)能與SDRAM無縫連接，同時還帶有USB接口。FPAG選用ALTERA的Cyclone-II系列處理器，具有強(qiáng)大的邏輯處理能力，從而實(shí)現(xiàn)微處理器通用接口設(shè)計和簡單信息預(yù)處理功能。32 DSP與FPGA的接口設(shè)計 為保證系統(tǒng)實(shí)時性，DSP與FPGA之間

53、的接口需實(shí)現(xiàn)大數(shù)據(jù)流通訊流暢的功能。將FPGA內(nèi)部結(jié)果緩沖器模擬為SDRAM接口，一端輸入CCD圖像信號，一端輸出圖像數(shù)據(jù)并連接至DSP數(shù)據(jù)線。DSP的EMIF接口外接一片4 M16 bit的SDRAM MT48LC4M16A2-75，通過將處理后的圖像數(shù)據(jù)回傳至外擴(kuò)SDRAM，由FPGA實(shí)時讀取并通過VGA接口顯示，從而實(shí)現(xiàn)DSP與FPGA之間數(shù)據(jù)通訊功能。這兩者之間配置的雙端口RAM連接如圖2所示。33 DSP子系統(tǒng) DSP子系統(tǒng)主要包括電源管理單元、EMIF接口、SD卡接口、USB接口、JTAG調(diào)試接口和引導(dǎo)裝載(Bootload)電路等。電源管理單元主要為系統(tǒng)提供穩(wěn)定電源；EMIF接口

54、主要用于外部擴(kuò)展存儲器；SD卡接口用于掉電后圖像數(shù)據(jù)的存儲；USB接口用于外接其他外設(shè);JTAG接口用于電路調(diào)試等。331 電源管理單元 DSP子系統(tǒng)供電可分為16 V和3.3 V兩種，DSP內(nèi)核需16 V供電，外設(shè)及IO端口采用33 V供電，并需保證內(nèi)核先于IO上電，IO先于內(nèi)核掉電。該系統(tǒng)采用電源器件TPS767D301配置不同電壓值。該器件包括兩路電壓輸出，每路最大輸出電流可達(dá)1 A輸出電壓穩(wěn)定。圖3為電源管理單元電路。332 外部存儲器接口 TMS320VC5509A內(nèi)部集成的EMIF接口除了支持異步存儲器，還支持同步突發(fā)靜態(tài)存儲器(SBSRAM)和同步動態(tài)存儲器(SDRAM)。在此通

55、過編程寄存器配置EMIF和SDRAM的連接。設(shè)置CE空間控制寄存器1的MTYPE=011b表明連接存儲器是SDRAM。圖4為配置的4 M16 bit的SDRAM MT48LC4M16A2-75的連接電路。由于單個CE空間的限制是4 MB，故使用2個CE空間，并將CEO引腳作為片選，CE1引腳懸空。外擴(kuò)的SDRAM主要用于存儲處理后的圖像數(shù)據(jù)。333 SD卡接口 TMS320VC5509A內(nèi)置MMC控制器支持對MMC卡和SD卡的讀寫，支持MMCSD協(xié)議和SPI協(xié)議，MMC控制器的運(yùn)行頻率可通過程序設(shè)置，并與McBSP接口引腳復(fù)用，使用時需設(shè)置外部總線選擇寄存器(EBSR)。圖5所示為MMC控制器

56、與SD卡信號連接圖，連接信號有：時鐘信號(CLK)、控制信號(CMD)和數(shù)據(jù)信號(DAT0DAT3)。334 Bootload電路 Bootload的功能是在系統(tǒng)上電后，將用戶程序從片外的慢速存儲器加載至片內(nèi)RAM中，并使其高速運(yùn)行。這里選用EEPROM作為外部非易失性程序存儲器。TMS320VC5509A的Bootload方式支持EMIF模式，SPI模式和McBSP模式等。其中SPI模式的EEPROM自舉有兩種，一種是基于16位字節(jié)地址，最大可達(dá)64 K尋址空間；另一種是基于24位字節(jié)地址，最大可達(dá)16 M尋址空間。在此選用第一種方式，并引出Bootload模式選擇引腳BOOTM3：0，便于系統(tǒng)升級。34