具有學(xué)習(xí)功能的遙控機(jī)器人編碼芯片的ASIC設(shè)計(jì)

1、ASIC是根據(jù)某一特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電 路oASIC按照設(shè)計(jì)方法的不同可分為全定制 ASIC,半定制ASIC和可編程ASIC（也 稱為可編程邏輯器件）。本文所設(shè)計(jì)的遙控機(jī)器人編碼芯片是全定制ASIC芯片， 先要定義編碼芯片上所有晶體管的幾何圖形和工藝規(guī)則,最后將設(shè)計(jì)結(jié)果交由 IC 廠家掩膜制造完成 12 。設(shè)計(jì)的編碼 ASIC 提高了遙控機(jī)器人的性能， 由于 采用了脈沖寬度調(diào)制技術(shù)（PWM,解決了同類芯片電路中的碼間干擾，增強(qiáng)了 系統(tǒng)工作的穩(wěn)定性，提高了安全性3 4。該芯片采用N阱0.5 ?滋m硅柵工 藝,采用手工雙層金屬布線,工藝成熟、穩(wěn)定可靠,芯片的面積利用

2、率高、速度 快、功耗低。1 芯片功能定義在無線遙控系統(tǒng)領(lǐng)域里，編碼芯片和解碼芯片分別完成信號(hào)的功能編碼 和解碼，并驅(qū)動(dòng)相應(yīng)的控制功能。 本文設(shè)計(jì)的遙控機(jī)器人編碼芯片管腳應(yīng)用分布 如圖 1 所 示。設(shè)計(jì)的編碼芯片需完成地址碼學(xué)習(xí)請求和相應(yīng)的 8 個(gè)控制功能的 編碼和發(fā)送，當(dāng)STUDY鍵按下時(shí)，編碼芯片輸出端（DO）迅速發(fā)送地址碼學(xué)習(xí)請求 信號(hào)，當(dāng)STUDY公開時(shí)，且有控制功能鍵按下時(shí)，編碼芯片輸出端（ DO就會(huì) 發(fā)送對(duì)應(yīng)的8 bit控制功能請求信號(hào)，這8個(gè)控制功能信號(hào)包括：向前（FORWARD 向后（BACKWARD加速（TURBO、向右（RIGHT、向左 （LEFT、附加功 能 1（ FUNC

3、TION!附加功能 2（ FUNCTIONS 附加功能 3（FUNCTION3） FORWARD BACKWARDTURBO RIGHT LEFT控制解碼芯片所屬載體的基本控制動(dòng)作，附加 功能1附加功能3可以用作功能拓展，例如機(jī)器人的前后燈亮滅控制，輪子自動(dòng)收起等，相應(yīng)可以擴(kuò)展出多種實(shí)際應(yīng)用。基于以上基本設(shè)想可確定芯片應(yīng)具 有的基本輸入輸出： 1 個(gè)清零控制端 RESET；1 個(gè)地址碼學(xué)習(xí)請 求輸入 STUD，Y8個(gè)控制用于地址碼學(xué)習(xí)功能請求，相對(duì)于其他請求功能，它具有最高優(yōu)先權(quán) 功能輸入：向前（FORWARD向后（BACKWARD加速（TURBO、向右（RIGHT、 向左（LEFT、附加功能

4、1（ FUNCTION1、附加功能2（ FUNCTION2、附加功能3（ FUNCTION3，用以確定控制功能信號(hào)；1個(gè)工作狀態(tài)輸出端LO,夕卜接一 個(gè)發(fā)光管用于表示編碼芯片是否處于 工作狀態(tài)；1個(gè)幀信號(hào)發(fā)送端DO另外內(nèi) 部振蕩電路需要外接大電阻，需要設(shè)置振蕩輸入和輸出管腳 OSCI OSCC用于外 接大阻值電阻，或接可變電阻，用 來進(jìn)行系統(tǒng)頻率的調(diào)節(jié)；電源 VDD地VSS確定以后的遙控編碼芯片外部管腳及對(duì)應(yīng)功能見表1。RKHTSTUDYHACK AKr hUKU AKI*1LFRiFl114 UM：1TT7TRpMCTECkMteGLJEmmIR/RF1 QQiMil門地址曰學(xué)習(xí)淆求IFFO

5、R VAR D薊進(jìn)輸.0BACK ART.EL&OSCI CTROllln heki抑遽鬣人ZRBIGHT / - & k T-!TM1JFT向左輸入VDDFl附加功誌1翁人vss表1編碼芯片外部管腳及對(duì)應(yīng)功能F2 附和菇植2輸入 附抑琥旅3輸入 禺電測地2信號(hào)的幀結(jié)構(gòu)遙控機(jī)器人編碼芯片的幀結(jié)構(gòu)如圖 2所示，它由同步碼、16位地址碼、 2位狀態(tài)碼、8位功能碼、奇偶校驗(yàn)碼及結(jié)束位32個(gè)碼元構(gòu)成，設(shè)計(jì)中的基帶碼 型以脈沖寬度調(diào)制(PWM技術(shù)采用占空比3/4的矩形脈沖表示“1”，占空比 1/4的矩形脈沖表示“ 0” (圖3)。幀同步碼是一個(gè)幀周期信號(hào)的標(biāo)志，幀同步 位 為“ 1110”；幀結(jié)構(gòu)中有1

6、6位地址位，在地址碼學(xué)習(xí)的過程中，編碼芯片 向解碼芯片發(fā)送具有地址碼學(xué)習(xí)請求功能信號(hào)，其中有16位地址碼為編碼芯片所要求解碼芯片學(xué)習(xí)的 地址碼5。當(dāng)?shù)刂反a學(xué)習(xí)成功后，編碼芯片向解碼芯片 發(fā)送具有控制功能的請求信號(hào)，其中的 16位地址碼必須與解碼芯片學(xué)習(xí)后的地 址碼進(jìn)行判斷，如果相 同，就進(jìn)行相應(yīng)的控制功能驅(qū)動(dòng)，否則將此控制功能請 求信號(hào)作無效信號(hào)處理。狀態(tài)位 X1，X2分別為“01”和“11”時(shí)表示地址碼學(xué) 習(xí)請求和控制功能驅(qū)動(dòng)請求。幀結(jié)構(gòu)中設(shè)置的功能位對(duì)應(yīng)遙控機(jī)器人的8個(gè)控制功能：向前(FORWARD)向后(BACKWARD)加速(TURBO)向右(RIGHT)、向左 (LEFT)、附加功能

7、1(FUNC-TION1)附加功能2( FUNCTION)、附加功能3(FUNCTION3，并按照 以上順序排列。另外，當(dāng)狀態(tài)為地址碼學(xué)習(xí)請求時(shí)，該 8位功能碼必須全為零。當(dāng)狀態(tài)為控制功能請求時(shí)，功能碼自身必須具有一定的 互斥性。例如，控制功能不能 出現(xiàn)同時(shí)向左向右或同時(shí)向前向后，如果出現(xiàn)這 種情況，則認(rèn)為出現(xiàn)編碼出錯(cuò)，解碼部分將會(huì)丟棄該幀，這是符合實(shí)際情況的。 因此在解碼芯片電路設(shè)計(jì)中，分別增加了地址碼學(xué)習(xí)時(shí)功能數(shù)據(jù)檢測位電路和控制功能驅(qū)動(dòng)時(shí)功能數(shù)據(jù)檢測電路。 奇偶校驗(yàn)位采用偶校驗(yàn)方式，對(duì)功能數(shù)據(jù)位 進(jìn)行校驗(yàn)，當(dāng)功能數(shù)據(jù)位出現(xiàn)偶數(shù)個(gè)有效位(高電位“ 1”)時(shí)，校驗(yàn)位為低電位“0”；當(dāng)功能數(shù)據(jù)

8、位出現(xiàn)奇數(shù)個(gè)有效位時(shí)， 校驗(yàn)位為高電平“ 1”，奇偶校驗(yàn) 位為幀中第31位。結(jié)束位為一位高電位“ 1”，表示一幀的結(jié)束，未檢測到結(jié)束位時(shí)同樣丟棄該幀。帕圖歩位16也刑址眄11101jXI X2KB TR 1 H F2P2信號(hào)的技結(jié)構(gòu)二 II制數(shù) 0 |71 二進(jìn)制敦1 |I_h_圖3占空比3編碼芯片設(shè)計(jì)遙控機(jī)器人編碼芯片由振蕩電路、時(shí)序產(chǎn)生電路、按鍵防抖動(dòng)電路、上 電復(fù)位電路(包含移位計(jì)數(shù)和狀態(tài)機(jī)電路、 控制功能信號(hào)的鎖存電路、地址碼學(xué) 習(xí)請求信號(hào) 輸出電路、控制功能請求輸出電路)、位同步輸出電路等模塊構(gòu)成。 編碼系統(tǒng)框圖如圖4所示。編碼芯片模塊主要有兩大功能，功能一：發(fā)送地址碼 請求信號(hào)，為

9、了使編碼芯片與相應(yīng)的解碼芯片形成一一對(duì)稱的地址碼學(xué)習(xí)關(guān)系， 首先保證解碼芯片是在地址碼學(xué)習(xí)允許的情況下 (SRC按下)，然后按下地址碼學(xué) 習(xí)請求按鍵STUDY編碼芯片輸出端DO就會(huì)輸出地址學(xué)習(xí)請求功能的32幀周期 信號(hào)“ 1110101010101010101001000000000” 的編碼 信號(hào)“ 1110-1110-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1000-1110-1000-1000-1000-1000-1000-1000-1000-100

10、0-1000- 1110”，解碼芯片接收到請求信號(hào)后進(jìn)行解碼， 然后進(jìn)行 檢測和判斷，再進(jìn)行地址碼學(xué)習(xí)，將解碼芯片的16位地址鎖存器固定為“ 1010101010101010 。功能二：地址碼學(xué)習(xí)成功之后，分別松開SRC和STUDY 按鍵，根據(jù)需要輸入8位控制功能信號(hào)，編碼芯片將功能控制幀周期信號(hào)進(jìn)行編 碼，然后再輸出，發(fā)送 給解碼芯片，解碼芯片再進(jìn)行解碼驅(qū)動(dòng)相應(yīng)的控制功能。如果無任何輸入狀態(tài)，編碼芯片輸出零信號(hào)的編碼信號(hào)。其整個(gè)流程如圖5所示。 最后編碼系統(tǒng)完成由地址碼學(xué)習(xí)請求和控制功能請求信號(hào)的編碼發(fā)送。時(shí)作產(chǎn)生剖 瘁 PPLICATIOME_ECTROLJC TECHNIUL輔人侑號(hào)包捕

11、！RF遲T ETchr FhftWRDTlfRBORIGHT .LEFT hFi T2.F3O DO；發(fā)瑤練理辯信號(hào)欄碼后信號(hào)葛4 趨控編碼祭統(tǒng)推卻圏5逼校請毋ift氐吞賣圖4各模塊電路設(shè)計(jì)和功能仿真根據(jù)遙控機(jī)器人編碼模塊總體設(shè)計(jì)框圖，在Quartus II環(huán)境下，使用硬件描述語言Verilog-HDL及原理圖對(duì)整個(gè)編碼系統(tǒng)各模塊進(jìn)行行為級(jí)描述，最后 通過Synplify 軟件對(duì)硬件描述語言 Verilog -HDL 進(jìn)行綜合，得到門級(jí)電路。 圖6為編碼系統(tǒng)的核心頂層模塊組合，其中fangdd為按鍵輸入信號(hào)防抖動(dòng)模塊， clk_div128k為分頻模塊，為 系統(tǒng)提供頻 率為2 kHz的時(shí)鐘；f

12、enpin_count 是四進(jìn)制加法計(jì)數(shù)器和clk_2k的四分頻模塊；send1是請求信號(hào)的位同步模塊， 其同步頻率為512 Hz,位同步信號(hào)以幀周期形式輸出，code1_4是幀周期信號(hào)的 碼元編碼模塊，將原代碼編碼成適合信道中傳輸和接收的基帶信號(hào)。完成編碼芯片各模塊的行為級(jí)描述之后，進(jìn)行功能仿真驗(yàn)證。首先按下 reset鍵復(fù)位清零，使芯片中所有的寄存器和鎖存器置零，然后發(fā)送一個(gè)地址碼 學(xué)習(xí)請 求信號(hào)（study鍵按下，相對(duì)于控制功能請求來說，具有更高的優(yōu)先級(jí) ）, 此時(shí)sendl模塊判斷信號(hào)為地址碼學(xué)習(xí)請求，然后 sendl的輸出端輸出具有 學(xué) 習(xí)請求功能的幀周期信號(hào)“1-1-1-0-1-0

13、-1-0-1-0-1-0-1-0-1-0-1-0-1-0-0-1-0-0-0-0-0-0-0-0-0-1 ”。其中前4位“1-1-1- 0”為幀頭信號(hào)；第5位至第20位為發(fā)送出去的16位地址 碼；第21位和第22位為請求狀態(tài)位，“01 ”表示地址碼學(xué)習(xí)請求，“ 11”表示 功能控制請求，此時(shí)為地址碼學(xué)習(xí)請求狀態(tài)，即為“ 01”；第23位至第30位為 功能數(shù)據(jù)位，由于此時(shí)為地址碼學(xué)習(xí)請求狀態(tài)，故該8位功能數(shù)據(jù)位為零；第31 位為奇偶校驗(yàn)位，是用于判斷功能數(shù)據(jù)位的奇偶情況；第32位為結(jié)束位，是幀周期結(jié)束標(biāo)志。然后經(jīng)過code1-4模塊進(jìn)行碼元編碼輸出，由仿真結(jié)果可知相應(yīng)的碼元為“ 1110-111

14、0-1110-1000-1110-1000-1110-1000-1110-1000-1110-1000-1110-10 00-1110-1000-1110-1000-1110-1000-1000-1110-1000-1000-1000-1000-1000-1 000-1000-1000-1000- 1110”。隨后在沒有地址碼學(xué)習(xí)請求時(shí)， 輸入控制功能信 號(hào)，輸出的幀周期信號(hào)與地址學(xué)習(xí)請求幀周期相同，不同之處是：其一，地址碼 與原來地址學(xué)習(xí)請求發(fā)送的地址碼一模一樣，它是用于與解碼芯片學(xué)習(xí)后的地址碼進(jìn)行比較判斷，并不是用于地址碼學(xué)習(xí)之用；其二，功能數(shù)據(jù)位是相應(yīng)的控 制功能輸入信號(hào)，并非全為零。此

15、仿真過程中，輸入了地址碼學(xué)習(xí)請求、向右加速前進(jìn)請求和向左后退請求，輸出端口分別輸出了相應(yīng)的幀周期信號(hào)，達(dá)到了設(shè)計(jì)效果。5編碼芯片的硬件驗(yàn)證軟件仿真是驗(yàn)證系統(tǒng)電路設(shè)計(jì)正確性的第一道保障，但它只是對(duì)實(shí)際情 況的一種軟件模擬，不能替代實(shí)際的硬件驗(yàn)證。在ASIC設(shè)計(jì)過程中，常常需要對(duì)前端設(shè)計(jì)做FPGA原型驗(yàn)證來確保設(shè)計(jì)的實(shí)際可行性。本平臺(tái)的主控制芯片采用了 ATERA公司研發(fā)的Cyclone II系列EP2C8Q208再加上EPCS4配置芯片。在 Quartus II 中分別將編、解碼芯片的核心電路圖(數(shù)字電路)輸入、輸出管腳 絆定并進(jìn)行編譯，生成相應(yīng)的 *.pof 文件，部分在可編程邏輯器件中無法實(shí)

16、現(xiàn)的 模擬電路 部分被簡化掉，因?yàn)檫@些改變不會(huì)影響整個(gè)編解碼方案的功能。另外 在下載界面中選擇 AS模式(Actice Serial programming)，通過串口下載線，將*.pof文件直接下載到EPCS芯片中，然后主控制芯片EP2C8Q208C8將調(diào)用 配置芯片EPCS4中的軟硬件數(shù)據(jù)，對(duì)整個(gè)編解碼電路進(jìn)行相關(guān)的數(shù)據(jù)處理。系 統(tǒng)所需的時(shí)鐘信號(hào) clk_2KHz、clk_512Hz、clk_128Hz 都是由該 核心開發(fā)板上的 晶振提供的50 MHz分頻而來的。為了成功完成編碼芯片的 FPGA硬件驗(yàn)證，先制 作 10 個(gè)輸入( RESET、STUD、YFOR-WAR、DBACKWA、RD

17、TURBO、RIGHT、LEFT、F1、 F2、F3)的外圍控制電路，然后將編碼芯片的核心電路下載到目標(biāo)芯片中。核心 開發(fā)板上綁定的 10個(gè)輸入端口分 別用導(dǎo)線連接對(duì)應(yīng)的外圍控制電路的 10個(gè)接 口，輸出端( data out )接入示波器 ( 安捷倫公司的存儲(chǔ)示波器： Agilent 1 160 A 600 M)信號(hào)輸入接口。先后按下外圍電路地址碼學(xué)習(xí)請求按鍵study和控制功能請求按鍵( forward 、 turbo 、 right )，然后利用示波器分別抓 取了地址碼學(xué) 習(xí)請求和“向右加速前進(jìn)”控制功能請求信號(hào)的編碼波形。 觀察波形可知， 編碼 芯片的FPGA驗(yàn)證系統(tǒng)與編碼芯片的T-s

18、pice仿真一樣，都能 正確無誤地完成地 址碼學(xué)習(xí)請求功能和控制功能請求功能， 證明了編碼芯片電路設(shè)計(jì)的實(shí)際可行性。6 版圖設(shè)計(jì)遙控機(jī)器人編碼芯片的版圖設(shè)計(jì)采用N阱0.5 ?滋m硅柵工藝，其邏輯控制部分的最小線寬為0.5 ?滋“為了使編碼芯片版圖在面積和性能上最優(yōu)化， 整個(gè)版圖設(shè)計(jì)是調(diào)用預(yù)先設(shè)計(jì)好的各單元版圖模塊在 taner-pro 軟件上通過全 手工布局布線的方式完 成，大大減小了芯片面積。 編碼芯片有 16個(gè)輸入輸出壓 焊塊，MOS?及阻容元件近5 591個(gè)，版圖總面積為1.241 mrtK0.950 mm解編 碼芯片有22個(gè)輸入輸出壓焊塊，MOST及阻容元件近6 282個(gè)，版圖總面積為 1.310 mM 0.941 mm最后對(duì)遙控機(jī)器人編碼芯片的版圖進(jìn)行了整體的設(shè)計(jì)規(guī)則 檢查(DRC),同時(shí)將版圖萃取的文件(bianma.spc和jiema.spc)與相應(yīng)原 理圖萃 取的文件(bianma.sp和jiema.sp )進(jìn)行LVS(版圖與原理圖的一致性檢查)對(duì) 比，結(jié)果一致 6 。最后提取 GDS II 文檔。遙控機(jī)器人編碼芯片的研制，提高了集成度，比同類編碼芯片的外接元 器件少, 適合開發(fā)各種低成本遙控報(bào)警器及遙控系統(tǒng)。在具體的應(yīng)用中，只要增 強(qiáng)無線射頻 有效距離，就可將它移植到遠(yuǎn)距離工作的工業(yè)遙控操作系統(tǒng)以及遙 控作戰(zhàn)機(jī)器人、遙控裝甲車