計數(shù)器的編程設計

1、桂林電子科技大學實驗報告2015-2016學年第二學期開課單海洋信息工程學院適用年級、專業(yè)13 級電子信息工程EDA技術與應用覃琴計數(shù)器的編程設計魏春梅實驗四 計數(shù)器的編程設計、實驗目的CD學會用VerilogHDL文本輸入法設計加法計數(shù)器電路，并通過電路仿真和硬件 驗證，進一步了解加法計數(shù)器的功能和特性。C2學會用Verilog HDL文本輸入法設計減法計數(shù)電路，并通過電路仿真和硬件驗證，進一步了解減法計數(shù)器的功能和特性。二、實驗原理2位十進制加減法計數(shù)器電路的元件符號如圖 6.1所示，其中clk是時鐘端，上 升沿觸發(fā)，clr異步清零，低電平有效；en使能控制端，高電平有效；sel是加減 控

2、制端，當sel為1時，計數(shù)器計數(shù)，當sel為0時，計數(shù)器減計數(shù)；q是計數(shù)器 的輸出端，cout是計數(shù)器的進位輸出端。2位十進制加減法計數(shù)器元件符號圖三、實驗設備 EDA實訓儀1臺 計算機1臺（裝有Quartusll軟件）四、實驗內(nèi)容在 Quartusll 軟件中，按照實驗原理中 2 位十進制加減法計數(shù)電路的元件符號圖，用Verilog HDL編程設計2位十進制加減法計數(shù)器電路，然后進行編輯、編譯、 仿真、引腳鎖定，并下載到 EDA實訓儀中進行驗證。注：用EDA實訓儀上的撥動幵關 S2SO分別作為計數(shù)器異步清零輸入端 clr、使能 端en和加減法控制端sel ;按鍵K8作為計數(shù)器的時鐘輸入端 c

3、lk，用數(shù)碼管SEG1 和SEG0乍為計數(shù)器的十位和個位輸出端 q；發(fā)光二極管L0作為計數(shù)器的進位輸出 端 cout 。五、實驗預習要求 復習理論課本有關計數(shù)器的內(nèi)容，并認真閱讀實驗指導書，分析，掌握實驗原 理，熟悉理論課本中 Quartus ll 軟件的使用方法。 按照實驗內(nèi)容的要求，編寫相應的實驗程序，寫出相應的實驗步驟。1、Verilog HDL 程序2、仿真波形圖3、結果圖六、實驗總結用Verilog HDL進行加計數(shù)器和減計數(shù)器電路設計的方法1 、新建工程2 、新建 Verilog HDL 文件3 、編輯源程序異步清零輸入端 clr 、下降沿有效。使能端 en 和加減法控制端 sel

4、 （ sel 為高電 平時做加法， sel 為低電平時做減法。 ）；時鐘輸入端 clk ，上升沿為有效邊沿，當 clr 下降沿到來時，計數(shù)器被清零； clr 無效時， clk 上升沿上升沿到來時，計數(shù)器 狀態(tài)將加1或者減1。用數(shù)碼管SEG1和 SEG0乍為計數(shù)器的十位和個位輸出端 q；發(fā) 光二極管L0作為計數(shù)器的進位輸出端 cout。同步清除，同步預置，異步清除，異步預置的區(qū)別同步清除：復位變量clr不包含在always塊的敏感變量表中，因此只有時鐘 clk 在上升沿到來的時候，復位語句才能執(zhí)行。構成同步復位。異步清除：復位變量clr也包含always塊的敏感變量表中，因此不受時鐘變量的 制約，當clr的上升沿到來的時刻電路立即被清除，構成異步復位電路。同步預置：輸入端獲得置數(shù)信號后，只是為置數(shù)創(chuàng)造了條件，還需要再輸入一個計數(shù)脈沖CP，計數(shù)器才能將預置數(shù)置入。異步預置：即時鐘觸發(fā)條件滿足時檢測清零信號是