計算機組成原理(白中英)本科生試題庫整理附答案

1、A并行 B馮諾依曼 C 智能 D串行 2某機字長32位，其中1位表示符號位。若用定點整數(shù)表示，則最小負整數(shù)為（A）。 A-(2 31-1) B -(2 30-1) C -(2 31 + 1) D -(2 30+1) 3以下有關運算器的描述，（ C ）是正確的。 A只做加法運算 B只做算術運算 C 算術運算與邏輯運算 D 只做邏輯運算 4 EEPROM指(D ) A讀寫存儲器 B 只讀存儲器 C 閃速存儲器 D 電擦除可編程只讀存儲器 5常用的虛擬存儲系統(tǒng)由（B ） 兩級存儲器組成，其中輔存是大容量的磁表面存儲器。 Acache-主存 B 主存-輔存 C cache-輔存 D 通用奇存器-cac

2、he 6 RISC訪內指令中，操作數(shù)的物理位置一般安排在（D ） A棧頂和次棧頂 B兩個主存單兀 C 一個主存單兀和一個通用 D 兩個通用寄存器 寄存器 7當前的CPU由（B ）組成。 A控制器 B控制器、運算器、cache C 運算器、主存 D 控制器、ALU主存 8流水CPU是由一系列叫做“段” 的處理部件組成。和具備m個并行部件的CPU相比，一個m段流水 CPU的吞吐能力是（A A具備同等水平 B不具備同等水平 C 小于前者 D 大于前者 9在集屮式總線仲裁屮，（A ） 方式響應時間最快。 A獨立請求 B計數(shù)器定時查詢 C 菊花鏈 D 分布式仲裁 10 CPU中跟蹤扌日令后繼地址的寄存器

3、是（C ）o A地址寄存器 B指令計數(shù)器 C 程序計數(shù)器 D 指令寄存器 11從信息流的傳輸速度來看，（ A ）系統(tǒng)工作效率最低。 A單總線 B雙總線 C 三總線 D 多總線 12單級中斷系統(tǒng)中，CPLH旦響應中斷，立即關閉（C ）標志， 以防止本次中斷服務結束前冋級的其他中斷源產生另一次中 斷進行干擾。 A中斷允許 B 中斷請求 C 中斷屏敝 D DMA請求 13下面操作中應該由特權指令完成的是（B ）o A設置定時器的初值 B從用戶模式切換到管理員 C 開定時器中斷 D 關中斷 模式 14馮諾依曼機丄作的基本萬式的特點是（B）。 A多指令流單數(shù)據(jù)流 B按地址訪問并順序執(zhí)行指令 C堆棧操作

4、D 存貯器按內容選擇地址 15在機器數(shù)（B ）中，零的表示形式是唯一的。 A原碼 B 補碼 C 移碼 D 反碼 16在定點二進制運算器中，減法運算一般通過（D ）來實現(xiàn)。 A原碼運算的二進制減法 B補碼運算的二進制減法器 C 原碼運算的十進制加法器 D 補碼運算的二進制加法器 B）計算機。 ）。 一、選擇題 1從器件角度看，計算機經歷了五代變化。但從系統(tǒng)結構看，至今絕大多數(shù)計算機仍屬于（ 器 17某計算機字長32位，其存儲容量為 256MB若按單字編址，它的尋址范圍是（ A064MBB 18主存貯器和CPU之間增加cache A解決CPU和主存之間的B 速度匹配問題 0 32MB 的目的是（A

5、 : 擴大主存貯器容量 C 0 32M ）。 D )。 D 0 64M C擴大CPU中通用寄存器的 數(shù)量 19單地址指令中為了完成兩個數(shù)的算術運算，除地址碼指明的一個操作數(shù)外，另一個常需采用（ A堆棧尋址方式B 20同步控制是（ A 立即尋址方式 隱含尋址方式 既擴大主存貯器容量，又擴 大CPU中通用寄存器的數(shù) 量 C ）。 間接尋址方式 21 A C ）。 只適用于CPU控制的方B 式 只適用于外圍設備控制的 方式 由統(tǒng)一時序信號控制的方 式 所有指令執(zhí)行時間都相同 的方式 描述PCI總線中基本概念不正確的句子是（ CD ）。 PCI總線是一個與處理B PCI總線的基本傳輸機制 個與處理 P

6、CI設備 -定是 :主設備 系統(tǒng)中只允許有一條 PCI 器無關的高速外圍設備 是猝發(fā)式傳送 總線 512KB B 1MB C 256KB D 2MB 為了便于實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的辦法是采用（ B )o 通用寄存器 B 堆棧 C 存儲器 D 外存 特權指令是由（C ）執(zhí)行的機器指令。 中斷程序 B 用戶程序 C 操作系統(tǒng)核心程序 D I/O程序 虛擬存儲技術主要解決存儲器的 ( B ）問題。 速度 B 擴大存儲容量 C 成本 D 前二者兼顧 引入多道程序的目的在于（ A ）。 充分利用CPU,減少等 B 提高實時響應速度 C 有利于代碼共享，減少主 D 充分利用存儲器 待CPU時間

7、 輔存信息交換量 下列數(shù)中最小的數(shù)是（C ） (101001) 2 B (52) 8 C (101001 ) BCD D (233) 16 某DRAM芯片，其存儲容量為 512 X 8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D ）o CRT的分辨率為1024X 1024像素，像素的顏色數(shù)為256，則刷新存儲器的容量為（ B ） 8, 512 B 512, 8 C 18, 8 在下面描述的匯編語言基本概念中，不正確的表述是（ 對程序員的訓練要求來B 說，需要硬件知識 D )。 匯編語言對機器的依賴性C 高 用匯編語言編寫程序的難 度比高級語言小 交叉存儲器實質上是一種多模塊存儲器，它用（ A）方式執(zhí)

8、行多個獨立的讀寫操作。 流水B資源重復 寄存器間接尋址方式中，操作數(shù)在（B ）。 通用寄存器B主存單元 機器指令與微指令之間的關系是（A ） 用若干條微指令實現(xiàn)一B用若干條機器指令實現(xiàn)一 條機器指令條微指令 描述多媒體 CPU基本概念中，不正確的是（ CD ）。 多媒體CPU是帶有MMX B MMX是一種多媒體擴展結 技術的處理器構 在集中式總線仲裁中，（A ）方式對電路故障最敏感。 菊花鏈B 獨立請求 流水線中造成控制相關的原因是執(zhí)行（A）指令而引起。 條件轉移B訪內 C順序 C程序計數(shù)器 C用一條微指令實現(xiàn)一條機 器指令 C MMX指令集是一種多指令 流多數(shù)據(jù)流的并行處理指 令 C計數(shù)器定

9、時查詢 C算邏 采用冋步定時協(xié) B 采用分布式仲裁策略 C具有自動配置能力 議 下面陳述中，不屬于外圍設備三個基本組成部分的是（ D )o 存儲介質 B驅動裝置 C 控制電路 中斷處理過程中， (B ）項是由硬件完成。 關中斷 B開中斷 C 保存CPU現(xiàn)場 PCI總線是一個高帶寬且與處理器無關的標準總線。下面描述中不正確的是（B ）。 IEEE1394是一種高速串行I/O標準接口。以下選項中, D 19 , 8 D匯編語言編寫的程序執(zhí)行 速度比高級語言慢 D資源共享 D堆棧 D用一條機器指令實現(xiàn)一條 微指令 D多媒體CPU是以超標量結 構為基礎的CISC機器 D D無條件轉移 D適合于低成本的

10、小系統(tǒng) D計數(shù)器 D恢復CPU現(xiàn)場 （D ）項不屬于IEEE1394的協(xié)議集。 C物理層D串行總線管理 運算器的核心功能部件是（ B )o 數(shù)據(jù)總線 B ALU C狀態(tài)條件寄存器 D通用寄存器 業(yè)務層 B鏈路層 某單片機字長32位，其存儲容量為 4MB若按字編址，它的尋址范圍是（ A ）o 1M B 4MB C 4M D 1MB 某SRAM芯片，其容量為1MX 8位，除電源和接地端外，控制端有E和R/W,該芯片的管腳引出線數(shù)目是（ D ）。 20B 28C 30D 32 雙端口存儲器所以能進行高速讀/寫操作，是因為采用（ D ）o 22 A 23 A 24 A 25 A 26 A 27 A 2

11、8 A 29 A 30 A 31 A 32 A 33 A 34 A 35 A 36 A 37 A 38 A 39 A 40 A 41 A 42 A 43 A高速芯片B新型器件C流水技術 44單地址指令中為了完成兩個數(shù)的算術運算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（ A堆棧尋址方式B立即尋址方式C 45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（ A用程序計數(shù)器PC來產B用微程序計數(shù)器尸C來產C 生后繼微指令地址生后繼微指令地址 隱含尋址方式 C ）。 通過微指令順序控制字段 由設計者指定或由設計者 指定的判別字段控制產生 后繼微指令地址 兩套相互獨立的讀寫電路 C ）

12、。 間接尋址方式 通過指令中指定一個專門 字段來控制產生后繼微指 令地址 二、填空題 1字符信息是符號數(shù)據(jù)，屬于處理（ （ASCII）碼。P23 2 按IEEE754標準，一個32位浮點數(shù)由符號位S （1位）、階碼E （8位）、尾數(shù)M （23位）三個域組 成。其中階碼E的值等于指數(shù)的真值（ e ）加上一個固定的偏移值（127 ）。P17 3 雙端口存儲器和多模塊交叉存儲器 屬于并行存儲器結構，其中前者采用（空間）并行技術， 后者采用（ 時間）并行技術。P86 4衡量總線性能的重要指標是（總線帶寬），它定義為總線本身所能達到的最高傳輸速率，單位是兆 字節(jié)每秒（MB/s ） 5 6 -P21 7

13、非數(shù)值 ）領域的問題，國際上采用的字符系統(tǒng)是七單位的 。P186 在計算機術語中，將ALU控制器和（cache ）存儲器合在一起稱為（CPU）。P139 數(shù)的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼）表示法，（移碼）表示法。P19 廣泛使用的（SRAM）和（DRAM都是半導體隨機讀寫存儲器。前者的速度比后者快，但集成度 不如后者高。P66 8 9 10 反映主存速度指標的三個術語是存取時間、（ 存儲周期）和（存儲器帶寬） 形成指令地址的方法稱為指令尋址，通常是（ 順序）尋址，遇到轉移指令時（ CPU從（主存中）取出一條指令并執(zhí)行這條指令的時間和稱為（ 指令周期） P66 跳躍）尋址。

14、P123 -2的31次方到2的31 11定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數(shù)范圍是（ 次方減1 ）。P20 12 IEEE754標準規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的 最大規(guī)格化正數(shù)為（+ 1+（ 1- 2 52 ） 21025 ）。P18? 13浮點加、減法運算的步驟是（0操作處理 ）、（比較階碼大小并完成對階）、（尾數(shù)進行加 或減運算）、（結果規(guī)格化并進行舍入處理）、（溢出處理）。P52 14某計算機字長32位，其存儲容量為64MB若按字編址，它的存儲系統(tǒng)的地址線至少需要（14）條。 64 1024KB=2048KB

15、尋址范圍）=2048 8（化為字的形式）214 32 15 一個組相聯(lián)映射的Cache,有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（20） 位，其中主存字塊標記應為（8 ）位，組地址應為（6 ）位，Cache地址共（7 ）位。218 =16384 64 字 2 8= 16384 2 6 = 128 2 7 =128 128 44 16 CPU存取出一條指令并執(zhí)行該指令的時間叫（ 指令周期），它通常包含若干個（CPU周期）， 而后者又包含若干個（時鐘周期）。P131 17計算機系統(tǒng)的層次結構從下至上可分為五級，即微程序設計級（或邏輯電路級）、一般機器級、操作系統(tǒng) 級、

16、（匯編語言）級、（高級語言）級。P13 18十進制數(shù)在計算機內有兩種表示形式：（字符串）形式和（壓縮的十進制數(shù)串）形式。前者主要用在 非數(shù)值計算的應用領域，后者用于直接完成十進制數(shù)的算術運算。P19 19 一個定點數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點位置不同，定點數(shù)有（純小數(shù)）和（純整數(shù)） 兩種表示方法。P16 20對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結 構，即（高速緩沖存儲器）、（主存儲器）、（外存儲器）。P66 21高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它 們是（FPM-DRAI

17、M、（ CDRAIM、（ SDRAM。P75 22 一個較完善的指令系統(tǒng)，應當有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲）、（數(shù)據(jù)傳送）、（程序控制） 四大類指令。P119 23機器指令對四種類型的數(shù)據(jù)進行操作。這四種數(shù)據(jù)類型包括（地址）型數(shù)據(jù)、（ 數(shù)值）型數(shù)據(jù)、 （字符）型數(shù)據(jù)、（ 邏輯）型數(shù)據(jù)。P110 24 CPU中保存當前正在執(zhí)行的指令的寄存器是（指令寄存器），指示下一條指令地址的寄存器是（程 序寄存器），保存算術邏輯運算結果的寄存器是（數(shù)據(jù)緩沖寄沖器）和（狀態(tài)字寄存器）。P129 25數(shù)的真值變成機器碼時有四種表示方法，即（ 原碼）表示法，（ 補碼）表示法，（ 移碼）表 示法，（ 反碼）表示法。P1

18、9 - P21 26主存儲器的技術指標有（存儲容量），（存取時間），（存儲周期），（存儲器帶寬）。 P67 27 cache和主存構成了（ 內存儲器），全由（CPU）來實現(xiàn)。P66 31接使用西文鍵盤輸入漢字，進行處理，并顯示打印漢字，要解決漢字的（輸入編碼）、（漢字內碼） 和（字模碼）三種不同用途的編碼。P24 三、簡答題 1 假設主存容量16W 32位，Cache容量64KX 32位，主存與Cache之間以每塊4 X 32位大小傳送數(shù)據(jù)，請確定直接映射 方式的有關參數(shù)，并畫出內存地址格式。 解：64條指令需占用操作碼字段（OP）6位，源寄存器和目標寄存器各4位，尋址模式（X） 2位，形式地

19、址（D） 16位，其指令格式如下： OP 目標 源 XD 0 尋址模式定義如下: X= 0 0 X= 0 1 3126 2522 2118 17 16 15 寄存器尋址 直接尋址 變址尋址 相對尋址 X= 1 0 X= 1 1 其中R10*5 順序存儲器和交叉存儲器的帶寬分別是；襯 wz = q b = 512. (163110-*)二 321011/5 、vi 二 q山二 512 (5.5x100- ?31xiObLt 珅 15 PCI總線中三種橋的名稱是什么？簡述其功能。 解：PCI總線有三種橋，即 HOST / PCI橋(簡稱HOST橋)，PCI / PCI橋，PCI /LAGACY橋。

20、在PCI總線體系結 構中，橋起著重要作用： (1) 它連接兩條總線，使總線間相互通信。 (2) 橋是一個總線轉換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意 一個總線主設備都能看到同樣的一份地址表。 (3) 利用橋可以實現(xiàn)總線間的猝發(fā)式傳送。 17 畫圖說明現(xiàn)代計算機系統(tǒng)的層次結構。P13-14 5級 咼級語言級 編譯程序 4級 匯編語言級 匯編程序 3級 操作系統(tǒng)級 操作系統(tǒng) 2級 一般機器級 微程序 1級 微程序設計級 直接由硬件執(zhí)行 18 CPU中有哪幾類主要寄存器？用一句話回答其功能。 解：A,數(shù)據(jù)緩沖寄存器(DR ; B,指令寄存器(IR); C,程序

21、計算器PC D,數(shù)據(jù)地址寄存器(AR);通用寄 存器(R0R3 ； F,狀態(tài)字寄存器(PSW 24簡要總結一下，采用哪幾種技術手段可以加快存儲系統(tǒng)的訪問速度? 內存采用更高速的技術手段，采用雙端口存儲器，采用多模交叉存儲器 (此題很大可能不屬 7臺機器的指令系統(tǒng)有哪幾類典型指令？列出其名稱 于簡答題考試范圍) 答：A.數(shù)據(jù)傳送類指令 乩算術運算類指令C邏輯運算類指令U.槿序控制類指 令比輸入輸岀類指令 從字符串興指令G.系統(tǒng)控制類指令 乩特權指令 25 求證：-y補=-y補(mod 2 n+1) 證明：因為x-y補=兇 補-y補=x補+-y補 又因為x+y補=x補+y補(mod 2 n+1)所

22、以y # =x+y補-x補 又x-y # =x+(-y) 補=兇 補+-y補 所以-y # =x-y補-x補 y 補 +-y補=x+y補 +x-y補-x補-x補=0 故-y補=-y補(mod 2 n+1) 29 設由S, E, M三個域組成的一個 32位二進制字所表示的非零規(guī)格化數(shù)X,真值表示為x = (-1)s X (1.M) X 2E-127 問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負數(shù)、最小負數(shù)是多少？ 0 11 111 111 111 111 111 111 111 111 111 11 解：(1)最大正數(shù) X = 1+(1-2-23) X2 (3)最小負數(shù) 0 00 000 -

23、128 000 000 000 000 000 000 000 00 (2)最小正數(shù) 1 111 111 11 111 111 111 111 111 111 111 11 23 X= -1+(1-2- ) X2 1 00 000 000 000 000 000 000 000 000 000 00 (4)最大負數(shù) X=-1.0 X2 30 畫出單級中斷處理過程流程圖(含指令周期) 1出15* 數(shù)總線 序號 尋址方式名稱 有效地址E 說明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器 R中 3 直接 D D為偏移量 4 寄存器間接 (Ri) （Ri）為主存地址扌曰示器

24、5 基址 (B) B為基址寄存器 6 基址+偏移量 (B) + D 7 比例變址+偏移量 (I) *S+ D I為變址寄存器，S比例因子 8 基址+變址+偏移量 (B) + (I) +D 9 基址+比例變址+偏移量 (B)+(I)*S+D 10 相對 (PC) +D PC為程序計數(shù)器 40 為什么在計算機系統(tǒng)中引入DMA方式來交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進行數(shù)據(jù)交換期 間，CPU處于何種狀態(tài)？ P253、254 為了減輕cpu對I/O操作的控制，使得 cpu的效率有了提高。 可能遇到兩種情況：一種是此時CPU不需要訪內，如 CPU正在執(zhí)行乘法命令；另一種情況是，I/O

25、設備訪內優(yōu)先，因為 I/O訪內有時間要求，前一個 I/O數(shù)據(jù)必須在下一個訪內請求到來之前存取完畢。 41 何謂指令周期？ CPU周期？時鐘周期？它們之間是什么關系？ 指令周期是執(zhí)行一條指令所需要的時間，一般由若干個機器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時間。 CPU周期又稱 機器周期，CPU訪問一次內存所花的時間較長，因此用從內存讀取一條指令字的最短時間來定義。一個指令 周期常由若干CPU周期構成 時鐘周期是由 CPU時鐘定義的定長時間間隔，是CPU工作的最小時間單位，也稱節(jié)拍脈沖或T周期 47 比較cache與虛存的相同點和不同點。 相同點：（1）出發(fā)點相同；都是為了提高存儲系

26、統(tǒng)的性能價格比而構造的分層存儲體系。（2）原理相同；都是利用了程 序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調入相對高速而小容量的存儲器 不同點：（1）側重點不同；cache主要解決主存和 CPU的速度差異問題；虛存主要是解決存儲容量問題。（2）數(shù)據(jù)通路 不同；CPU與 cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。（3）透明性不同；cache對系統(tǒng)程 序員和應用程序員都透明；而虛存只對應用程序員透明。（4）未命名時的損失不同；主存未命中時系統(tǒng)的性能損失要遠大 于cache未命中時的損失。 48 設N補=anan-1ao，其中an是符號位。 證明

27、： 當 N0, an=O, 真值 N=N補=an-i aiao= 當N IR , ( PC) 個操作數(shù)在 艮為地址的內存單元中，相加結果放在R中。 送當前指令地址到 MAR 取當前指令到IR, PC+1，為取下條指令 做好準備 取R操作數(shù)t R中的內容是內存 從內存取出數(shù)t D暫 暫存器C和D中的數(shù)相加后 7 參見圖1,這是一個二維中斷系統(tǒng)，請問: 在中斷情況下，CPU和設備的優(yōu)先級如何考 慮？請按降序排列各設備的中斷優(yōu)先級。 若CPU現(xiàn)執(zhí)行設備C的中斷服務程序，IM2, IM1 ,IMO的狀態(tài)是什么？如果 CPU執(zhí)行設備H的中斷服 務程序，IM2，IM1，IM0的狀態(tài)又是什么？ 每一級的IM

28、能否對某個優(yōu)先級的個別設備單 獨進行屏蔽？如果不能，采取什么方法可達到目的？ 若設備C 一提出中斷請求，CPU立即進行響 應，如何調整才能滿足此要求？ 解：(1)在中斷情況下，CPU的優(yōu)先級最低。 各設備優(yōu)先級次序 是:A-B-C-D-E-F-G-H-I-CPU (2)執(zhí)行設備B的中斷服務程序時IMoIMiIM2=111 ； 執(zhí)行設備D的中斷服務程序時IMoIMiIM2=O11。 tL 斷先 衣庫隊電 曙與中斷 時二叮器 圖1 (3)每一級的IM標志不能對某優(yōu)先級的個別設備進行單獨屏蔽。可將接口中的BI (中斷允許)標志清0”，它禁止設 備發(fā)出中斷請求。 (4)要使C的中斷請求及時得到響應，可

29、將C從第二級取出，單獨放在第三級上，使第三級的優(yōu)先級最高，即令IMs=0 即可。 8 已知 x=-001111，y=+011001,求: x補，-x補，y補，-y補; x+y,x-y,判斷加減運算是否溢出。 解: x原=100111x 補=1110001 -x補=0001111 y原=0011001 y 補=0011001 -y補=1100111 X+y=0001010 x-y=1011000 13 機器字長32位，常規(guī)設計的物理存儲空間w32M,若將 物理存儲空間擴展到 256M請?zhí)岢鲆环N設計方案。 解：用多體交叉存取方案，即將主存分成8個相互獨立、容量 相同的模塊 M, M, M，M7,每

30、個模塊32MX 32位。它們各自具 備一套地址寄存器、 數(shù)據(jù)緩沖器，各自以等同的方式與 CPU專遞信 息，其組成如圖 12有兩個浮點數(shù) Ni=2j1 X S,N2=22 X S2,其中階碼用4位移 碼、尾數(shù)用8位原碼表示(含 1位符號位)。設 j 1 = (11) 2,S1 = (+0.0110011) 2,j 2=(-10) 2,S2= (+0.1101101) 2,求 N+N，寫出運 算步驟及結果。 解： (1)浮點乘法規(guī)則： N 1 X N2 = ( 2 j1 X s)X(2j2 X S2) = 2 (j1 +j2) X( S1X S2) 碼求和： j 1 + j 2 = 0 (3)尾數(shù)

31、相乘： 被乘數(shù)S =0.1001，令乘數(shù)Sa = 0.1011 ，尾數(shù)絕對值相乘得積的絕對值，積的符號位 0 0 = 0。按無符號陣乘法器運算得：NX N2 = 2 0X 0.01100011 (4) 尾數(shù)規(guī)格化、舍入(尾數(shù)四位) (+0.1100 ) aX 2 (-01) N 1 X N2 =( + 0.01100011 ) 2 9 圖2所示為雙總線結構機器的數(shù)據(jù)通路， IR為指令寄存器，PC為程序計數(shù)器（具有自增功 能），M為主存（受R/W#信號控制），AR為地址寄 存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信 號決定完成何種操作，控制信號G控制的是一個門 電路。另外，線上標注有小圈表

32、示有控制信號，例 中yi表示y寄存器的輸入控制信號， Ro為寄存器R 的輸出控制信號，未標字符的線為直通線，不受控 制。 “ADD R2,R0” 指令完成（Ro）+（R2）宀 Ro的功能操作，畫出其指令周期流程圖，假設該指 令的地址已放入PC中。并在流程圖每一個 CPU周期 右邊列出相應的微操作控制信號序列。 A 5SK I 蜒 若將（取指周期）縮短為一個 CPU周期，請先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。 解：（1）“ ADD R2, R0指令是一條加法指令，參與運算的兩個數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指 令階段和執(zhí)行指令階段兩部分（為簡單起見，省去了 “T”號左邊各

33、寄存器代碼上應加的括號）。根據(jù)給定的數(shù)據(jù)通路圖， “ADD R2, R0指令的詳細指令周期流程圖下如圖a所示，圖的右邊部分標注了每一個機器周期中用到的微操作控制信號 序列。（2） SUE減法指令周期流程圖見下圖 b所示。 PCoAARi R/W-R ERO,GlIRi 艮叫QXl 圖a圉b p10 9 3 Z D 14 某機的指令格式如下所示 嗓作碼OF X為尋址特征位： X=00:直接尋址；X=01:用變址寄存器 Rd尋址；X=10:用變址寄存器 Rx2尋址；X=11 :相對尋址 設(PC)=1234H,(RX1)=0037H,(RX2)=1122H( H代表十六進制數(shù))，請確定下列指令中的

34、有效地址： 4420H 2244H 1322H 3521H 解：1)X=00 , D=20H ,有效地址 E=20H2) X=10 , D=44H ,有效地址 E=1122H+44H=1166H 3) X=11 , D=22H ,有效地址 E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址 E=0037H+21H=0058H 5)X=11 , D=23H ,有效地址 E=1234H+23H=1257H 叩1 話Jiff*礪S 15 圖1為某機運算器框圖，BUSBUS為3條總線, 期于信號如a、h、LDRLDR、S0S3等均為電位或脈沖 控制信號。 分析圖中哪些是相容

35、微操作信號？哪些是相斥 微操作信號？ 采用微程序控制方式，請設計微指令格式，并 列出各控制字段的編碼表。 a,b,c,d 解：1 )相容微操作信號LRSN相斥微操作信號 2)當24個控制信號全部用微指令產生時，可采用字 段譯碼法進行編碼控制，采用的微指令格式如下(其中目地操作數(shù)字段與打入信號段可結合并公用，后者加上節(jié)拍脈沖控制 即可)。 3 位 3 位 5 位 4 位 3 位 2 位 XXXX XXX XXXXX - J T 1 1； Sift 4 iT 1 G h b k K Ir I 【 1 i, L h Ih IJ 2 2 CPU 的數(shù) 據(jù)通 路如 圖1所示。運算器中R0F3為通用寄存器

36、，DR 為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。 D-cache為數(shù)據(jù)存儲器，l-cache為指令存儲 器，PC為程序計數(shù)器（具有加 1功能），IR 為指令寄存器。單線箭頭信號均為微操作控制 OP 陽:- 閑住丁圖弭H非薙水線與說水隸対憶 I !R.3 SDR DR 桂制冊 醫(yī)1CFU的敎據(jù)應堀 信號(電位或脈沖)，如 LRo表示讀出Ro寄存器，SR表示寫入Ro寄存器。 機器指令“ STO R1,(R2) ”實現(xiàn)的功能是：將寄存器 R1中的數(shù)據(jù)寫入到以(R2)為地址的數(shù)存單元中。 請畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。(一個CPU周期含TiT4四個時鐘信號 寄

37、存器打入信號必須注明時鐘序號) 四、計算題 CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為 80次.已知cache存儲周期為40ns*主存存儲周期為200tis)求cacha/主存系 統(tǒng)的效率和平均訪問時間。 I. 命屮率 H = NC/+=2400/(241X1 +200) = 0.968),98 主存慢于 cache 的倍率:r = lin/ 200ns/ 40ns = 5 訪問效率：e= /|r+(l-r)H| = 1 / 5 + (I - 5)X0.968 - S3.3% 平均訪問時 1 h = ic/e = 40ns f e 27某計算機的存儲系統(tǒng)由ca

38、che、主存和磁盤構成。cache的訪問時間為15ns;如果被訪問的單元在主存中但不在 cache中，需要用60ns的時間將其裝入 cache，然后再進行訪問；如果被訪問的單元不在主存中，則需要10ms的時間將其 從磁盤中讀入主存，然后再裝入cache中并開始訪問。若 cache的命中率為90%主存的命中率為 60%求該系統(tǒng)中訪問一 個字的平均時間。 解：ta=90%tc+10%*60%(tm+仁)+10%*40%(tk+tm+tc) (m表示未命中時的主存訪問時間；c表示命中時的 cache訪問時間；k 表示訪問外存時間) 解：ADD旨令是加法指令，參與運算的二數(shù)放在 相加結果放在 R0中。指令周期流程圖圖 執(zhí)行指令階段兩部分。每一方框表示一個 示數(shù)據(jù)傳送路徑，框外列出微操作控制信號。 R0 和 R2 中, A3.3包括取指令階段和 CPU周期。其中框內表 ，流程圖見左 取 31 號為CO, 某加法器進位鏈小組信號為 請分別按下述兩種方式寫出 串行進位方式 C4C3C2C1低位來的