畢業(yè)設(shè)計(jì)（論文）數(shù)字化頻率測(cè)試系統(tǒng)的電路設(shè)計(jì)硬件部分的設(shè)計(jì)

1、 數(shù)字化頻率測(cè)試系統(tǒng)的電路設(shè)計(jì)硬件部分的設(shè)計(jì)摘要本文介紹了用可編程邏輯器件設(shè)計(jì)簡(jiǎn)單頻率計(jì)的實(shí)現(xiàn)過程。利用美國altera公司的max+plus軟件,以原理圖輸入方式設(shè)計(jì)了一個(gè)頻率計(jì),下載到cpld的模型機(jī),經(jīng)仿真檢驗(yàn)測(cè)頻范圍可達(dá)1hz10khz,用6位led掃描顯示電路。體現(xiàn)了可編程邏輯器件電路設(shè)計(jì)的更趨合理，降低了硬件電路的設(shè)計(jì)難度以及原理圖設(shè)計(jì)方法的直觀性和易用性的特點(diǎn)。產(chǎn)品的質(zhì)量得到了提高傳統(tǒng)的方法設(shè)計(jì)這兩個(gè)芯片是可能需要若干個(gè)芯片互連起來，這樣就帶來了系統(tǒng)的不穩(wěn)定性，而利用本文的方法只需一片cpld或fpga芯片就能完成，這就減少了系統(tǒng)的不穩(wěn)定因素，并且在設(shè)計(jì)電路板時(shí)能夠減少電路板的尺

2、寸另外，由于是單片芯片，沒有太多的連線，它的時(shí)延是很小的，實(shí)時(shí)性很強(qiáng)，從上面的仿真結(jié)果看，第一個(gè)芯片從clk到y(tǒng)1和y2的延時(shí)時(shí)間僅為6.9ns和7.0ns，第二個(gè)芯片從clk到輸出的延時(shí)約為6.6ns。關(guān)鍵詞：可編程邏輯器件 簡(jiǎn)單頻率計(jì) 硬件電路digital circuit design frequency test systems the design of hardware hartabstractdesign the realization course of the simple frequency counter with the programmable logic devic

3、e in introduction to this text. utilize max +plus software of u.s.a. altera company, has input the way and designed frequency counter with the principle picture, download model machine to get cpld, is it examine by emulation range can reach 1hz-10khz frequently, is it show to in charge of with 6 num

4、ber to examine. reflect programmable logic device reasonable , reduce design degree of difficulty , hardware of circuit and principle picture design method and apt to use. the quality of product got exaltation. traditional method design these two chips may need some chips to connect with each other,

5、 so bring the unsteady of the system, but make use of textual method to need one cpld or fpga chip can complete, this reduce system of unsteady factor, and while designing circuit board can reduce the size of circuit board, moreover, in view of the fact single slice chip, there are no too many on-li

6、nes, its hour postpone is pimping, the solid hour is very strong, imitating from above true result see, the first chip is from clk to y1 and y2 postpone always is only for 6.9 ns and 7.0 ns, the second chip is from clk to outputs postpone about is a 6.6 ns.key word: programmable logic device simple

7、frequency counted. hardware circuit目 錄前言1第一章 eda工具軟件的使用方法211 max+plus ii的安裝方法212原理圖輸入法的層次化設(shè)計(jì)513 max+plus ii老式宏函數(shù)的應(yīng)用614 max+plusii強(qiáng)函數(shù)的應(yīng)用6第二章 硬件描述語言721 概述722 ahdl設(shè)計(jì)的基本結(jié)構(gòu)72.2.1 標(biāo)題語句72.2.2 參數(shù)語句72.2.3 包含語句82.2.4常量語句82.2.5 定義語句82.2.6 函數(shù)原型語句82.2.7 選擇語句92.2.8 斷言語句92.2.9 子設(shè)計(jì)段102.2.10 變量段102.2.11 邏輯段11第三章 數(shù)字化

8、頻率計(jì)的圖形設(shè)計(jì)123.1 概述123.2 頻率計(jì)的原理圖設(shè)計(jì)123.2.1 頻率計(jì)各個(gè)部分的說明及仿真121.計(jì)數(shù)脈沖發(fā)生模塊122.頻率計(jì)數(shù)模塊、數(shù)據(jù)寄存模塊和溢出模塊143.數(shù)據(jù)選擇模塊和顯示模塊174分頻系統(tǒng)205.頻率計(jì)的控制端213.2.2 數(shù)字頻率計(jì)設(shè)計(jì)的總圖及其仿真243.3下載實(shí)驗(yàn)26論結(jié)27參考文獻(xiàn)28致 謝29附錄：29前言fpga/ cpld 是一種新興的高密度大規(guī)模可編程邏輯器件,它具有門陣列的高密度和pld 器件的靈活性和易用性,目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使

9、得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷,從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)觀念,使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。 采用fpga/ cpld 可編程器件,可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì),而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能,在設(shè)計(jì)過程中,可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式,借助于大規(guī)模集成的fpga/ cpld和高效的設(shè)計(jì)軟件,用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能,而且由于管腳定義的靈活性,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度,同時(shí),這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)

10、量,縮小了系統(tǒng)的體積,提高了系統(tǒng)的可靠性。頻率的測(cè)量方法很多, 可分為無源法、比較法、計(jì)數(shù)法等, 本設(shè)計(jì)采用頻率計(jì)數(shù)器原理測(cè)定頻率.fpga (現(xiàn)場(chǎng)可編程門陣列) 不僅能用于邏輯仿真, 還可實(shí)現(xiàn)硬件仿真, 將軟件模擬后的線路經(jīng)一定處理下載到fpga , 就可容易地得到一個(gè)模型機(jī), 設(shè)計(jì)者從該模型機(jī)就可直觀地測(cè)試其邏輯功能及性能指標(biāo).本文利用美國altera公司的max+plus軟件設(shè)計(jì)了一個(gè)信號(hào)頻率測(cè)定計(jì), 以原理圖輸入方式編譯出設(shè)計(jì)軟件, 下載到cpld的模型機(jī), 經(jīng)仿真檢驗(yàn)測(cè)頻范圍可達(dá)1hz10khz,可滿足精度要求。第一章 eda工具軟件的使用方法11 max+plus ii的安裝方法

11、eda的核心是利用計(jì)算機(jī)完成電路設(shè)計(jì)的全程自動(dòng)化，因此基于計(jì)算機(jī)環(huán)境下的eda工具軟件是不可缺少的。掌握eda工具軟件的使用方法，應(yīng)該是eda技術(shù)學(xué)習(xí)的第一步。 altera公司是世界上最大的可編程邏輯器件供應(yīng)商之一，max+plusii(multiple arraymatrix+programmable logic user systemii)是該公司開發(fā)的eda工具軟件，目前已發(fā)展到10。0以上版本。該軟件界面友好、方便易用、功能全面，是非常流行的大眾化eda平臺(tái)。適合教學(xué)和科研開發(fā)等多種應(yīng)用場(chǎng)合。 max+plus ii工具軟件幾乎支持eda設(shè)計(jì)的全過程，包括設(shè)計(jì)文件的輸入編輯、編譯、仿

12、真、綜合和編程下載，自動(dòng)完成綜合過程中的編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作。 max+plusii工具軟件可以從altera公司的網(wǎng)站下載得到，在該軟件存放的目錄下，運(yùn)行setupexe文件即可實(shí)現(xiàn)安裝。安裝成功后，第一次運(yùn)行max+plus ii前，還必須得到授權(quán)。首先把a(bǔ)lteracrack目錄下的名稱為alteradat或license_m_qdat的license文件，復(fù)制到max+plus ii的安裝目錄kmaxplus2下。運(yùn)行max+plus ii，進(jìn)入max+plus ii集成環(huán)境，執(zhí)行“option”選項(xiàng)的“l(fā)icense s

13、etup”命令，彈出如圖11所示的“l(fā)icense setup”對(duì)話框。單擊“browse”按鈕選擇授權(quán)文件(license)，此時(shí)選擇前面復(fù)制的hnaxplus2alteradat或kmaxplus2license_m_qdat授權(quán)文件即可。圖1.1 “l(fā)icense setup”對(duì)話框fig1.1 “l(fā)icense setup” dialog box 在windows 98環(huán)境下安裝max+plus ii結(jié)束后，可直接使用硬件編程下載功能。在windows 2000環(huán)境下安裝，除了安裝max+plus ii工具軟件外，為了使用編程下載功能，還必須安裝硬件驅(qū)動(dòng)程序drivers。硬件驅(qū)動(dòng)程序

14、具體的安裝如下： 打開計(jì)算機(jī)的控制面板(開始設(shè)置控制面板)； 在控制面板上打開“游戲選項(xiàng)”，然后選擇“添加”“添加其他”“從磁盤安裝”；接著瀏覽max+plus ii的安裝目錄：c:maxplus2driverswin2000； 選擇“win2000.inf”，單擊“確定”按鈕； 在“數(shù)字簽名未找到”對(duì)話框中選擇“是”； 在“選擇一個(gè)設(shè)備驅(qū)動(dòng)程序”對(duì)話框中，選擇“altera byteblaster”，并單擊“下一步”按鈕； 在接下去的“數(shù)字簽名未找到”對(duì)話框，仍然選擇“是”； 安裝完成，依提示重新啟動(dòng)計(jì)算機(jī)。12 max+plus ii的原理圖輸入設(shè)計(jì)法 用max+plus ii的原理圖輸入

15、設(shè)計(jì)法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，不需要任何硬件描述語言知識(shí)，在具有數(shù)字邏輯電路基本知識(shí)的基礎(chǔ)上，就可使用max+-plusii提供eda平臺(tái)，設(shè)計(jì)數(shù)字電路。在max+plus ii平臺(tái)上，使用原理圖輸入設(shè)計(jì)法實(shí)現(xiàn)數(shù)字電路系統(tǒng)設(shè)計(jì)的操作流程如圖12所示。原理圖輸入設(shè)計(jì)法的基本操作包括編輯原理圖、編譯設(shè)計(jì)文件、生成元件符號(hào)、功能仿真、引腳鎖定、時(shí)序仿真、編程下載和硬件調(diào)試等基本過程。 圖1.2 原理圖輸入設(shè)計(jì)法的基本操作流程圖fig1.2 the principle diagram importation design method of basic operation flow chart 為了方便電

16、路設(shè)計(jì)，設(shè)計(jì)者首先應(yīng)當(dāng)在計(jì)算機(jī)中建立自己的工程目錄。例如，將自己的全部eda設(shè)計(jì)文件放在f：maxplu2sheji文件夾中，而為圖形編輯設(shè)計(jì)建立f：maxplu2shejigdf文件夾，為vhdl文本編輯設(shè)計(jì)建立f: maxplu2shejivhdl等。1.2.1 編輯設(shè)計(jì)圖形文件 在maxl+plusii集成環(huán)境下，執(zhí)行“file” “new”命令，彈出如圖13所示的“編圖1.3 “編輯文件類型”對(duì)話框fig1.3 “edit a document type” dialog box輯文件類型”對(duì)話框，選擇“graphic editor file”后單擊“ok”按鈕，進(jìn)入max+plus i

17、i圖形編輯方式(graphic editor file)，其界面如圖1.4所示。圖形編輯界面中的空白處，即原理圖編輯區(qū)，相當(dāng)于一張空白圖紙，設(shè)計(jì)者可以在此畫出自己的電路設(shè)計(jì)圖。在原理圖編輯區(qū)的任何一個(gè)位置上雙擊鼠標(biāo)的左鍵，將彈出一個(gè)“元件選擇”對(duì)話框，如圖1.5所示?；蛘邌螕羰髽?biāo)右鍵，在彈出的選擇對(duì)話框中選擇輸入元件項(xiàng)enter symbol，也可以出現(xiàn)這個(gè)元件選擇對(duì)話框。圖1.4 max+plus ii的圖形編輯界面fig1.4 the sketch edits interface ofmax+plus ii圖1.5 “遠(yuǎn)見選擇”對(duì)話框fig1.5 “the farseeing choose

18、” dialog box在元件選擇對(duì)話框的“symbol libraries”欄目?jī)?nèi)，列出了各個(gè)元件庫。其中，“f:maxplus2gdf”是設(shè)計(jì)者自己定義的元件庫，即為工程設(shè)計(jì)建立的文件夾，設(shè)計(jì)者可以將自己設(shè)計(jì)的電路元件存放在該文件夾中；“f：maxplus2max2libprim”是max+plusii基本元件庫，如門電路、觸發(fā)器、電源、輸入和輸出等；“f:maxplus2max2libmf”是老式宏函數(shù)(old-style macrofunctions)元件庫，如加法器、編碼器、譯碼器、計(jì)數(shù)器和移位寄存器等74系列器件；“f：maxplus2max2libmega_lpm”是參數(shù)可設(shè)置的

19、強(qiáng)函數(shù)(megafunctions)元件庫，如參數(shù)可設(shè)置的與門lpm_and和參數(shù)可預(yù)置的三態(tài)緩沖器lpmbustri等。這些庫函數(shù)的詳細(xì)信息可以利用max+plusii的“幫助”獲得。為了方便讀者學(xué)習(xí)，在本書的附錄a中也列出了max+plusii老式宏函數(shù)和參數(shù)可預(yù)置的強(qiáng)函數(shù)的詳細(xì)內(nèi)容。 12原理圖輸入法的層次化設(shè)計(jì)原理圖輸入設(shè)計(jì)法可以與傳統(tǒng)的數(shù)字電路設(shè)計(jì)法接軌，即用傳統(tǒng)方法得到設(shè)計(jì)電路的原理圖，用eda平臺(tái)對(duì)設(shè)計(jì)電路進(jìn)行設(shè)計(jì)輸入、仿真驗(yàn)證和綜合，最后編程下載到可編程邏輯器件fpgacpld或?qū)Ｓ眉呻娐?asic)中。在eda設(shè)計(jì)中，將傳統(tǒng)電路設(shè)計(jì)過程的電路布線、印刷電路板繪制、電路焊接和

20、電路加電測(cè)試等過程取消，提高了設(shè)計(jì)效率，降低了設(shè)計(jì)成本，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。然而，原理圖輸入設(shè)計(jì)法的優(yōu)點(diǎn)不僅如此，它可以極為方便地實(shí)現(xiàn)數(shù)字系統(tǒng)的層次化設(shè)計(jì)，這是傳統(tǒng)設(shè)計(jì)方式無法比擬的。層次化設(shè)計(jì)也稱為“自底向上”的設(shè)計(jì)方法，即將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)子項(xiàng)目或若干個(gè)層次來完成。先從底層的電路設(shè)計(jì)開始，然后在高層次的設(shè)計(jì)中逐級(jí)調(diào)用低層次的設(shè)計(jì)結(jié)果，直至最后系統(tǒng)電路的實(shí)現(xiàn)。對(duì)于每個(gè)層次的設(shè)計(jì)結(jié)果，都需經(jīng)過嚴(yán)格的仿真驗(yàn)證，盡量減少系統(tǒng)設(shè)計(jì)中的錯(cuò)誤。在使用硬件描述語言設(shè)計(jì)電路時(shí)，也可以把硬件描述語言設(shè)計(jì)的電路作為底層元件，然后用原理圖輸入法，將多個(gè)設(shè)計(jì)元件連接起來，實(shí)現(xiàn)多層次系統(tǒng)電路的設(shè)計(jì)。這

21、種方法可以克服硬件描述語言在大系統(tǒng)設(shè)計(jì)時(shí)不夠直觀的缺點(diǎn)。13 max+plus ii老式宏函數(shù)的應(yīng)用 max+plus ii的老式宏函數(shù)(old-sty1e macrofunctions)是常用數(shù)字邏輯電路設(shè)計(jì)模塊的組合，包括門電路、觸發(fā)器、組合邏輯部件、時(shí)序邏輯部件和存儲(chǔ)器等電路的設(shè)計(jì)文件及元件符號(hào)。在基于max+plusii平臺(tái)的邏輯設(shè)計(jì)中，用戶可以自由地調(diào)用這些宏函數(shù)的設(shè)計(jì)文件或元件符號(hào)，實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)。在max+plusii編譯器對(duì)一個(gè)邏輯電路進(jìn)行分析的過程中，它會(huì)自動(dòng)將所有不用的門和觸發(fā)器刪除，以保證不降低設(shè)計(jì)的有效性。所有的輸入端口都有默認(rèn)值，因此所有不用的輸入端允許不進(jìn)行任何

22、連接。 在安裝max+plusii的過程中，系統(tǒng)自動(dòng)將這些宏函數(shù)安裝在maxplus2max2lib目錄及其子目錄中，每個(gè)宏函數(shù)的函數(shù)原型的include文件(inc)被安裝在maxplus2 max2inc目錄中?！癿axplus2max2libmf”是宏函數(shù)的元件庫，包括加法器、編碼器、譯碼器、計(jì)數(shù)器和移位寄存器等74系列器件。關(guān)于這些宏函數(shù)的詳細(xì)信息可以參考附錄a或利用max+plusii的“幫助”獲得。 14 max+plusii強(qiáng)函數(shù)的應(yīng)用max+plusii的強(qiáng)函數(shù)(megafunctions)是一種復(fù)雜的邏輯函數(shù)的集合，它包括參數(shù)設(shè)置模式的庫函數(shù)lpm(library of pa

23、rameterized modules)，它們可以用在邏輯電路設(shè)計(jì)中。在安裝max+plusii的過程中，系統(tǒng)自動(dòng)將這些強(qiáng)函數(shù)安裝在maxplus2max21ib目錄及其子目錄中，每個(gè)強(qiáng)函數(shù)的函數(shù)原型的include文件(inc)被安裝kmaxplus2kmax2inc目錄中?！癿axplus2max21ibmega_lpm”是強(qiáng)函數(shù)的元件庫，包括參數(shù)可設(shè)置的與門lpm_and、參數(shù)可預(yù)置的三態(tài)緩沖器lpm_bustri等。在所有max+plusii的邏輯設(shè)計(jì)中，用戶可以靈活地使用這些強(qiáng)函數(shù)。在max+plusii編譯器對(duì)一個(gè)邏輯電路進(jìn)行分析的過程中，它會(huì)自動(dòng)將所有不用的門和觸發(fā)器刪除，使設(shè)計(jì)

24、效率不被降低。所有的輸入端口都有默認(rèn)值，因此所有不用的輸入端允許不進(jìn)行任何連接。關(guān)于這些強(qiáng)函數(shù)的詳細(xì)信息可以參考附錄a或利用max+plusii的“幫助”獲得。 第二章 硬件描述語言21 概述ahdl是一種模塊化的高級(jí)語言，它完全集成于max+plus系統(tǒng)之中，特別適用于描述復(fù)雜的組合邏輯、運(yùn)算組狀態(tài)機(jī)和真值表。ahdl文件作為一種文本文件，它即可以用max+plus提供的文本文件編輯器來建立文本（.tdf, ahdl text design file）, 也可以用其他文本編輯器建立文本文件。在輸入一個(gè)設(shè)計(jì)文件之后，設(shè)計(jì)者可以用save &check命令對(duì)設(shè)計(jì)文件的語法進(jìn)行檢查或用save &

25、 complier命令對(duì)整個(gè)設(shè)計(jì)進(jìn)行編譯。在設(shè)計(jì)電路成功編譯后，用戶可以根據(jù)需要進(jìn)行邏輯模擬和時(shí)序分析，編譯器為此生成一個(gè)符號(hào)體，以便其它gdf文件調(diào)用。22 ahdl設(shè)計(jì)的基本結(jié)構(gòu)ahdl文件包含許多很有特色的段和語句，其在文本文件（.tdf）中出現(xiàn)的順序分別為：標(biāo)題語句（title statement）常量語句（constant statement）函數(shù)原形語句（function prototype statement）包含語句（include statement）選擇語句（options statement）設(shè)計(jì)段（design section）子設(shè)計(jì)段（subdesign sectio

26、n）變量段（variable section）邏輯段（logic section）但是作為一個(gè)最簡(jiǎn)單的ahdl設(shè)計(jì)，必須包括一個(gè)子設(shè)計(jì)段和一個(gè)邏輯段，其它段和語句都是可選的。2.2.1 標(biāo)題語句標(biāo)題語句允許用戶為編譯器產(chǎn)生報(bào)告文件（.rpt）提供文檔注釋。使用標(biāo)題語句時(shí)必須遵守下面規(guī)則：（1）如果在標(biāo)題內(nèi)需要引號(hào)標(biāo)記，就必須使用兩個(gè)雙引號(hào)；（2）標(biāo)題語句在一個(gè)tdf文件內(nèi)只能使用一次；（3）標(biāo)題語句必須放在所有其他ahdl段之外。2.2.2 參數(shù)語句參數(shù)語句允許用戶說明一個(gè)或多個(gè)參數(shù)，這些參數(shù)控制一個(gè)參數(shù)化的強(qiáng)函數(shù)或宏函數(shù)的執(zhí)行。參數(shù)語句必須遵守下列規(guī)則：（1）參數(shù)只能用于對(duì)它的說明之后；（2

27、）每個(gè)參數(shù)名必須是唯一的；（3）參數(shù)名不能包含空格，對(duì)于分離的字符可使用下劃線增加易懂性；（4）參數(shù)語句可以在tdf文件中使用任意次數(shù)；（5）參數(shù)語句必須放在所有其他ahdl段的外邊；（6）在其他參數(shù)的定義里所有的參數(shù)必須預(yù)先定義；（7）不允許出現(xiàn)循環(huán)。2.2.3 包含語句包含語句允許用戶由一個(gè)包含文件（.inc）引到當(dāng)前文件輸入文本。包含語句在使用中必須遵守以下規(guī)則：（1）在包含語句中指定的文件名不能包含有通道名；（2）在max+plus中，文件名可以被列在上層或下層函件內(nèi)，然而，在一個(gè)包含語句內(nèi)文件名的層次必須與包含文件名的層相配；（3）一個(gè)包含語句必須放在所有其它ahdl段之外；（4）一

28、個(gè)包含語句可以在一個(gè)tdf文件中出現(xiàn)任意次。2.2.4常量語句常量語句允許用戶用一個(gè)有意義的符號(hào)名代替一個(gè)數(shù)或一個(gè)算術(shù)表達(dá)式。這個(gè)符號(hào)名可以簡(jiǎn)單的表示那個(gè)數(shù)。常量語句必須遵守以下規(guī)則：（1）常量只有被說明以后才能被使用；（2）每個(gè)常量名必須是獨(dú)立的；（3）常量名不能含有空格，應(yīng)該使用下劃線來分隔字符，這樣也增加了可讀性；（4）在一個(gè)tdf文件里常量語句可以被使用多次；（5）常量語句必須被放在所有其它ahdl段的外邊；（6）用在另外常量的定義的常量必須預(yù)先被定義；（7）循環(huán)是不允許的2.2.5 定義語句定義語句允許用戶定義一個(gè)運(yùn)算函數(shù)，這個(gè)運(yùn)算函數(shù)是根據(jù)選擇的自變量產(chǎn)生一個(gè)值的數(shù)學(xué)函數(shù)。定義語句

29、必須遵守下面規(guī)則：（1） 一個(gè)運(yùn)算函數(shù)只能被用在它被定義之后；（2） 每個(gè)運(yùn)算函數(shù)必須是單一的；（3） 運(yùn)算函數(shù)名不能包含空格，而用下畫線分隔“字符”，從而增加了可讀性； （4） 在一個(gè) tdf 文件內(nèi)定義語句可以被使用任意次數(shù)； （5） 定義語句必須放在所有其他 ahdl 段的外面。2.2.6 函數(shù)原型語句函數(shù)原型語句與在圖形設(shè)計(jì)文件里的符號(hào)具有相同的功能，二者皆提供一個(gè)邏輯函數(shù)的簡(jiǎn)略描述，并列出它的名字和它的輸人、輸出以及雙向端口。狀態(tài)機(jī)端口可以在函數(shù)中作為輸人端或輸出端狀態(tài)機(jī)。然而，由于強(qiáng)函數(shù)和宏函數(shù)輸人端口是在max + plus 圖形編輯器文件里，所以它們的默認(rèn)值不是自動(dòng)配置。用戶必

30、須在一個(gè) tdf 文件的子設(shè)計(jì)段里明確配置它們。在子設(shè)計(jì)段里用戶也可以給雙向端口配置一個(gè)默認(rèn)值?？墒?，輸出端不能被配置一個(gè)默認(rèn)值。函數(shù)原型語句具有的特點(diǎn)如下：（）函數(shù)名字跟在關(guān)鍵字 functi on 之后 ; （） 函數(shù)的輸人端口表跟在名字之后;（） 在一個(gè)參數(shù)化的函數(shù)里，關(guān)鍵字 width 和參數(shù)名列在輸人端口表之后，這個(gè)表被括在圓括號(hào)（）之內(nèi)，指定的參數(shù)名用逗號(hào)（ , ）分開；（） 輸出表和函數(shù)的雙向端口跟在關(guān)鍵字 return 之后; （） 輸人和輸出兩種表都被括在圓括號(hào)內(nèi)，指定的端口名用逗號(hào)分開；（） 當(dāng)輸人或輸出是一個(gè)狀態(tài)機(jī)時(shí)，對(duì)于文件的函數(shù)原型必須使用一個(gè)狀態(tài)機(jī)端口（用 mach

31、ine 關(guān)鍵字識(shí)別）標(biāo)明哪些輸人和輸出是狀態(tài)機(jī)；（） 函數(shù)原型語句用一個(gè)分號(hào)結(jié)尾：（） 在一個(gè) tdf 文件中，一個(gè)函數(shù)原型語句必須被放在子設(shè)計(jì)段的外面，并且在內(nèi)部直接引用或?qū)嵗f明里必須把它放在被用具體例子說明的邏輯函數(shù)之前。2.2.7 選擇語句選擇語句的作用是對(duì) bito 選項(xiàng)進(jìn)行設(shè)置，以指定組的最低數(shù)字位是最高有效位（ msb ）、最低有效位（ lsb ）還是其他。選擇語句的特點(diǎn)如下：（1）選擇語句以關(guān)鍵字 option開始，后跟 bito 選項(xiàng)及其設(shè)置，并以分號(hào)結(jié)束；（2）bito 即組的最低位可被設(shè)置為 msb （最高有效位）、 lsb（最低有效位）和 any ; （3）選擇語句位于

32、 td f 文件的開始，它為整個(gè)文件設(shè)置了位的默認(rèn)順序。如果整個(gè)文件是最頂層的 tdf 文件，那么選擇語句將作用于整個(gè)文件；如果整個(gè)文件在設(shè)計(jì)的層次結(jié)構(gòu)中處于較低層，那么選擇語句所設(shè)置的位序只作用于這個(gè)文件。2.2.8 斷言語句斷言語句允許用戶測(cè)試任何任意表達(dá)式的有效性。斷言語句具有如下特點(diǎn)：(1) 關(guān)鍵字 assert 后跟一個(gè)運(yùn)算表達(dá)式，這個(gè)可選運(yùn)算表達(dá)式被括在圓括號(hào)內(nèi)。如果用戶沒指定條件，那么斷言總是有效的。(2) report關(guān)鍵字后跟一個(gè)消息行和可選的消息變量，消息行被括在雙引號(hào)標(biāo)記 內(nèi)，并且可以包括用可選消息變量的值代替字符。如果沒有使用 report 關(guān)鍵字，那么被激活的斷言在消

33、息處理器里顯示下面消息： : line , file :assertion failed (3) 可選的消息變量由一個(gè)或多個(gè)參數(shù)、計(jì)算函數(shù)和運(yùn)算表達(dá)式組成。多個(gè)消息變量由逗號(hào)分開。括起來的消息行內(nèi)的字符按順序代替消息變量的值。(4) 可選的 severity 關(guān)鍵字后跟 error 、 warning 或 info ，如果沒有 severity 被指定，那么它默認(rèn) error 。(5) help_id關(guān)鍵字和幫助行被用在一些 altera 提供的邏輯函數(shù)內(nèi)，并且在內(nèi)部的應(yīng)用中被保留。(6) 這種語句的結(jié)尾用一個(gè)分號(hào)。 (7) 在邏輯段的內(nèi)部或外邊以及任何其他 ahdl 段都可以使用斷言語句。2

34、.2.9 子設(shè)計(jì)段子設(shè)計(jì)段用于對(duì)當(dāng)前tdf文件的輸入端口、輸出端口和雙向端口進(jìn)行說明。子設(shè)計(jì)段有如下特征：（1） 在關(guān)鍵字subdesign之后是子設(shè)計(jì)段名稱，子設(shè)計(jì)段名稱必須與該tdf文件 名相同。（2） 所列出的信號(hào)要括在括號(hào)里。（3） 信號(hào)名稱之間由逗號(hào)分隔開，在其后是一個(gè)冒號(hào)和一個(gè)端口類型，最后以分 號(hào)結(jié)束。（4） 端口類型可以是input、output、bidir、machine input或machine output。（5） 關(guān)鍵字machine input和machine output被用來夾在tdf文件和其它設(shè)計(jì)文件之間作為狀態(tài)機(jī)的輸入和輸出。但是，machine input

35、和machine output端口類型不能被用在頂層tdf文件中。（6） 如果需要，還可以在端口類型后為端口設(shè)置一個(gè)默認(rèn)值gnd或vcc（否則，該端口就沒有默認(rèn)值）。（7） 在頂層設(shè)計(jì)文件中：input、output和bidir類型端口就代表實(shí)際的器件引腳。在較低層的設(shè)計(jì)文件中所有的類型端口都只是該文件的輸入和輸出，而不是整個(gè)的設(shè)計(jì)。2.2.10 變量段可選的變量段用于說明和產(chǎn)生用在邏輯段的任何變量， ahdl 變量類似于在高級(jí)可編程語言里的變量，它們用來定義內(nèi)部的邏輯。變量段可以包括一個(gè)或多個(gè)下列語句：(1) 實(shí)例說明；(2) 結(jié)點(diǎn)說明；(3) 寄存器說明； (4) 狀態(tài)機(jī)說明； (5) 狀

36、態(tài)機(jī)別名說明。應(yīng)該注意，變量段也可以包括 lf generate 語句，可以用它產(chǎn)生實(shí)例、結(jié)點(diǎn)、寄存器，狀態(tài)機(jī)和狀態(tài)機(jī)別名說明。變量段具有如下特點(diǎn)：(1) 用關(guān)鍵字 variable 開始這個(gè)變量段； (2) 用戶定義的各變量名之間用逗號(hào)分隔，變量與變量類型之間以冒號(hào)分隔；(3) 在變量表內(nèi)每種輸人都用一個(gè)分號(hào)結(jié)束。最后應(yīng)注意，編譯器產(chǎn)生的包含波動(dòng)符（）的名字可以出現(xiàn)在一個(gè)設(shè)計(jì)的 fit 文件 （. fit ) 內(nèi)。如果用戶在后面注釋 fit 文件配置，這些名字將出現(xiàn)在設(shè)計(jì)的配置文件內(nèi) ( assignment & configuration file - .acf ）。波動(dòng)符只對(duì)編譯器產(chǎn)生的

37、名字才被保留，用戶不能在自己的管腳、結(jié)點(diǎn)和組（總線）名字里使用它。2.2.11 邏輯段邏輯段設(shè)定tdf文件的邏輯操作并且是一個(gè)tdf文件的主體。這個(gè)段是必需的。下面的語句結(jié)構(gòu)可以在邏輯段里使用：(1) 布爾等式（boolean equations）；(2) 布爾控制等式（boolean control equations ）；(3) 情況語句（case statement）；(4) 默認(rèn)語句 (defaults statement)；(5) if then語句；(6) if generate語句；(7) for generate語句；(8) 真值表語句（truth table statemen

38、t）；另外，邏輯段也可以包括斷言語句（assert statement）。begin和end關(guān)鍵字包圍著邏輯段，一個(gè)分號(hào)（；）跟在end關(guān)鍵字之后就結(jié)束了這個(gè)邏輯段。默認(rèn)語句必須是在這個(gè)邏輯段里的第一條語句。第三章 數(shù)字化頻率計(jì)的圖形設(shè)計(jì)3.1 概述fpga/ cpld 是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?它具有門陣列的高密度和pld 器件的靈活性和易用性,目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷,從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、

39、設(shè)計(jì)過程及設(shè)計(jì)觀念,使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用fpga/ cpld 可編程器件,可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì),而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能,在設(shè)計(jì)過程中,可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式,借助于大規(guī)模集成的fpga/ cpld和高效的設(shè)計(jì)軟件,用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能,而且由于管腳定義的靈活性,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度,同時(shí),這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量,縮小了系統(tǒng)的體積,提高了系統(tǒng)的可靠性。 設(shè)計(jì)頻率計(jì)的方法多種多樣, 可以采用專用集成芯片, 也可

40、以用單片機(jī)或者采用通用集成電路制作的。而在未來的數(shù)字系統(tǒng)設(shè)計(jì)中將大多趨向于使用大規(guī)?？删幊踢壿嬈骷pld/fpga。其中在系統(tǒng)可編程邏輯器件( in system programmable logic device, 簡(jiǎn)稱isp)具有靈活的系統(tǒng)設(shè)計(jì)能力, 特別適合于復(fù)雜電路的開發(fā)應(yīng)用?？删幊踢壿嬈骷ld (programmable logic device) 匯集了超大規(guī)模集成電路的眾多優(yōu)點(diǎn),從而改變了傳統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)方法, 設(shè)計(jì)者可隨心所欲地用pld 完成各種規(guī)模系統(tǒng)的設(shè)計(jì), 準(zhǔn)確實(shí)現(xiàn)系統(tǒng)各項(xiàng)功能的要求。同時(shí)pld 又使pcb 單位面積內(nèi)具有高密度的邏輯功能, 系統(tǒng)結(jié)構(gòu)簡(jiǎn)單靈活, 費(fèi)用低,

41、 系統(tǒng)可靠性明顯提高, 因而在智能儀表、計(jì)算機(jī)和各種數(shù)字系統(tǒng)中得到廣泛應(yīng)用。本文利用美國altera 公司的max+ plus 軟件設(shè)計(jì)了一個(gè)信號(hào)頻率測(cè)定計(jì), 以原理圖輸入方式編譯出設(shè)計(jì)軟件, 下載到cpld的模型機(jī), 經(jīng)仿真檢驗(yàn)測(cè)頻范圍可達(dá)1hz 10khz, 用6位led液晶顯示, 可滿足精度要求.3.2 頻率計(jì)的原理圖設(shè)計(jì)3.2.1 頻率計(jì)各個(gè)部分的說明及仿真1.計(jì)數(shù)脈沖發(fā)生模塊圖3.1中所示為計(jì)數(shù)脈沖發(fā)生器，它可以產(chǎn)生寬度為一秒的計(jì)數(shù)脈沖，有了它就可以利用計(jì)數(shù)器計(jì)出被測(cè)信號(hào)的在一秒內(nèi)跳變的次數(shù)，這也就是被測(cè)信號(hào)的頻率。圖3.1中的輸入信號(hào)base_clk為基準(zhǔn)信號(hào)，它是寬度為0.01秒

42、的方波。當(dāng)端口reset給一個(gè)高電平時(shí)clr輸出一個(gè)高電平，計(jì)數(shù)器lpm_counter開始計(jì)數(shù)，同時(shí)使頻率計(jì)數(shù)模塊開始工作。當(dāng)計(jì)數(shù)器lpm_counter計(jì)完100次時(shí)，又從1開始計(jì)，由此循環(huán)。在任意兩個(gè)計(jì)數(shù)周期內(nèi)，頻率計(jì)數(shù)模塊只在其中一個(gè)計(jì)數(shù)周期內(nèi)工作，在另一個(gè)計(jì)數(shù)周期內(nèi)暫停工作。這個(gè)功能是由端口end的電平變化實(shí)現(xiàn)的。圖3.1計(jì)數(shù)脈沖發(fā)生器fig3.1 count pulser上述電路其仿真圖形如圖3.2所示。從其仿真圖形可以清楚的了解其工作的特點(diǎn)。 圖3.2計(jì)數(shù)脈沖發(fā)生器的波形fig3.2 count the wave of the pulser form2.頻率計(jì)數(shù)模塊、數(shù)據(jù)寄存模塊

43、和溢出模塊圖3.3所示為一個(gè)計(jì)數(shù)系統(tǒng)，它由一個(gè)四位數(shù)據(jù)計(jì)數(shù)器、一個(gè)數(shù)據(jù)寄存器和一個(gè)溢出模塊組成。頻率計(jì)數(shù)模塊是以check_clk為被測(cè)信號(hào)，當(dāng)給出計(jì)數(shù)脈沖時(shí)，四個(gè)計(jì)數(shù)器就開始計(jì)數(shù)，它們是從左往右按由低位到高位的順序排列的。當(dāng)脈沖發(fā)生器的輸出q0,q1,q2,q3全為1時(shí)，停止計(jì)數(shù)；下一次出現(xiàn)全為一時(shí)從新開始計(jì)數(shù)（此過程中計(jì)數(shù)器已清零）。當(dāng)計(jì)數(shù)大于9999時(shí)，由溢出模塊產(chǎn)生溢出信號(hào)。圖中的數(shù)據(jù)寄存器的主要作用是當(dāng)一秒的計(jì)數(shù)脈沖結(jié)束時(shí)，由端口load控制將四個(gè)計(jì)數(shù)器中的數(shù)據(jù)讀入寄存器，以供數(shù)據(jù)選擇器g_16_4讀出并送往顯示器。圖3.3所示電路的作用是使寄存器讀取控制信號(hào)load在計(jì)數(shù)脈沖結(jié)束時(shí)

44、，由低電平變?yōu)楦唠娖?，?dāng)數(shù)據(jù)讀入寄存器時(shí)再變?yōu)榈碗娖?。圖3.3 計(jì)數(shù)系統(tǒng)fig3.3 count system首先我們先對(duì)上圖中的頻率計(jì)數(shù)部分進(jìn)行實(shí)驗(yàn)，其電路圖和波形圖如圖3.3.1所示。圖3.3.1 計(jì)數(shù)器電路及其波形fig3.3.1 count the machine electric circuit and it wave form從上圖我們可以清楚的知道該頻率計(jì)數(shù)器的技術(shù)范圍在1-9999hz之間。其次我們對(duì)該電路中的寄存器部分進(jìn)行實(shí)驗(yàn)。如圖3.3.2所示。圖3.3.2 寄存器及電路其波形fig3.3.2 deposit the machine and electric circuit

45、 it wave a form 通過上述實(shí)驗(yàn)我們可以清楚的了解寄存器的用途，當(dāng)輸入什么信號(hào)，其輸出的信號(hào)與輸入的信號(hào)是相同的。最后，我們可以通過對(duì)該部分總電路的仿真，進(jìn)一步了解該部分電路的功能，其仿真圖如圖3.4所示。圖3.4 數(shù)據(jù)寄存模塊的波形fig3.4 the data deposits the wave of the mold piece form3.數(shù)據(jù)選擇模塊和顯示模塊數(shù)據(jù)選擇器g_16_4的作用是將寄存器dr_16中寄存的16位數(shù)據(jù)，按每次4位的規(guī)則分別送往七段譯碼器7448譯出，并送到led顯示。它的數(shù)據(jù)選擇功能是有a, b兩個(gè)端口控制的，圖3.5中所示為一個(gè)簡(jiǎn)易的計(jì)數(shù)器它是有

46、基準(zhǔn)脈沖base_clk控制，由sel1,sel2端口循環(huán)輸出00.01.10.11。它的作用是控制數(shù)據(jù)選擇器g_16_4從寄存器dr_16中所選擇的4位數(shù)據(jù)的位置，同時(shí)控制4個(gè)led顯示器中與數(shù)據(jù)對(duì)應(yīng)的一個(gè)顯示器工作。以使led顯示器能夠正確的顯示所測(cè)量頻率的結(jié)果。圖3.5 數(shù)據(jù)選擇模塊和顯示模塊 fig3.5 the data choice mold piece and the manifestation mold piece 首先我們對(duì)上圖中的數(shù)據(jù)選擇器進(jìn)行實(shí)驗(yàn)。其電路圖和波形圖如圖3.5.1所示。圖3.5.1 數(shù)據(jù)選擇器電路圖及其波形fig3.5.1 the data selector

47、 electric circuit diagram and it wave form 其次我們對(duì)其輸出顯示部分進(jìn)行實(shí)驗(yàn)。其電路圖和波形圖如圖3.5.2所示。圖3.5.2 顯示部分電路及其波形fig3.5.2 show parts of electric circuits and it wave form 最后，我們可以通過對(duì)該部分總電路的仿真，進(jìn)一步了解該部分電路的功能，其仿真圖如圖3.6所示。圖3.6 數(shù)據(jù)選擇模塊和顯示波形fig3.6 the data choice mold piece and the manifestation wave form4分頻系統(tǒng)如圖3.7所示，此系統(tǒng)主要是通

48、過時(shí)鐘的控制，對(duì)待測(cè)的頻率信號(hào)進(jìn)行分析，從來起到一個(gè)分頻的作用。圖3.7 分頻器fig3.7 the machine of dividing frequency這個(gè)部分主要通過芯片7490來完成。我們可以通過電路產(chǎn)生的波形來了解7490芯片的工作原理，和分頻器的作用。如圖3.8所示。圖3.8 分頻器的波形fig3.8 the wave about the machine of dividing frequency5.頻率計(jì)的控制端如圖3.9所示，本實(shí)驗(yàn)的控制段主要由兩個(gè)部分組成，一個(gè)部分是控制被測(cè)信號(hào)，在被測(cè)信號(hào)進(jìn)入前要對(duì)信號(hào)進(jìn)行一個(gè)防顫工作，使得進(jìn)入的信號(hào)能通過計(jì)數(shù)器準(zhǔn)確的精確到一秒。這部分

49、電路如圖3.9.1所示。第二部分是控制頻率計(jì)數(shù)模塊的，這部分電路主要是給一個(gè)清零信號(hào)或者是計(jì)數(shù)信號(hào)，而且兩個(gè)信號(hào)各占一秒鐘的時(shí)間。也就是說，該部分控制電路的主要作用是控制頻率計(jì)數(shù)器是否計(jì)數(shù)，當(dāng)給于一個(gè)清零信號(hào)時(shí)，頻率計(jì)數(shù)器的所有信號(hào)清零，否則則是要求頻率計(jì)數(shù)器計(jì)數(shù)。這部分的電路如圖3.9.2所示。首先我們先介紹防顫電路以及其波形。如圖3.9.1所示。圖3.9.1 防顫電路及其波形fig3.9.1 prevent from shivering electric circuit and it wave form然后我們介紹一下清零信號(hào)的電路圖及其波形，如圖3.9.2所示圖3.9.2 清零信號(hào)及其波

50、形fig3.9.2 pure zero signals and it wave form 最后我們看一下控制電路的總圖及其波形。如下圖所示圖3.9 控制部分電路及其波形fig3.9 control parts of electric circuits and it wave form3.2.2 數(shù)字頻率計(jì)設(shè)計(jì)的總圖及其仿真基于以上各個(gè)部分電路的分析，通過對(duì)本次設(shè)計(jì)的需求，即：本文要設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字頻率計(jì),頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。為此,計(jì)數(shù)器lpm_counter 應(yīng)設(shè)置一個(gè)控制信號(hào)時(shí)鐘aclk,一個(gè)計(jì)數(shù)使能信號(hào)輸出端q、如base_clk的輸入頻率為10hz

51、,則輸出信號(hào)端q輸出一個(gè)脈寬恰好為1 秒的周期信號(hào),可以作為閘門信號(hào)用。在停止計(jì)數(shù)期間,鎖存信號(hào)clk的上跳沿將四個(gè)計(jì)數(shù)器的計(jì)數(shù)值鎖存進(jìn)16位寄存器dr_16中 ,再由16選4數(shù)據(jù)選擇器循環(huán)選擇4位數(shù)據(jù)送往7 段譯碼器譯出并穩(wěn)定顯示。雖然四位led顯示器是分時(shí)顯示的,但由于它們間隔的時(shí)間很短,人眼看上去是分辨不出來的。寄存信號(hào)之后,清零信號(hào)clear對(duì)計(jì)數(shù)器進(jìn)行清零。為下 1 秒鐘的計(jì)數(shù)操作做準(zhǔn)備。圖3.10為頻率計(jì)的原理圖。圖3.10 數(shù)字化頻率計(jì)fig3.10 the numeral turns frequency to account 對(duì)于數(shù)字電路設(shè)計(jì)而言，通過軟件實(shí)現(xiàn)時(shí)序仿真非常重要。

52、因?yàn)橥ㄟ^仿真波形文件，可讓設(shè)計(jì)者發(fā)現(xiàn)問題，分析問題，直至解決問題，從而最終實(shí)現(xiàn)需要的邏輯功能。 在進(jìn)行仿真時(shí)，設(shè)定輸入的基準(zhǔn)頻率為100hz,被測(cè)時(shí)鐘周期為0.2ms。仿真結(jié)果為5000，與其實(shí)際頻率值5khz是一致的。得到其仿真波形如圖3.11所示。圖3.11 數(shù)字化頻率計(jì)輸出波形fig 3.11 the numeral turns frequency to account to output wave a form3.3下載實(shí)驗(yàn)介紹一下進(jìn)行下載的主要過程：1. 打開max+plus ii，輸入設(shè)計(jì)文件。2. 指定為當(dāng)前文件：assign/device 選擇下載器件。3. max+plus ii/compiler 進(jìn)行編譯。4. 進(jìn)行管腳分配（一般由軟件自動(dòng)分配，如果人工分配，配置后重新編譯方可以生效。5. max+plus ii/programmer，打開編程界面，在option/hardware setup，設(shè)置下載方式（blasterinv）。6. 指定編程文件（一般自動(dòng)進(jìn)行）*.pof執(zhí)行program。7. 打開max+plus ii/floor