VHDL--QuartusII調(diào)用Modelsim進(jìn)行仿真

1、VHDL Quartus II(11.1 版本調(diào)用 Modelsim 進(jìn)行仿真之前仿真一直是用 Quartus II自帶的“ Vector Waveform File 但”因 其, 功能有限 , 在老 師的推薦下接觸了 Modelsim, 搗騰了一段時(shí)間之后總算有所收獲了。 在查資 料的過(guò)程中 , 發(fā)現(xiàn)好多二者聯(lián)合的講解都是用 Verilog 語(yǔ)言寫(xiě)的例子 , 而 VHDL 很 少。 以下是我總結(jié)的用 VHDL 語(yǔ)言的具體步驟以及要注意的細(xì)節(jié) 坎坷的路就略 過(guò)了,直接展示成果。例子是 八位七段數(shù)碼管的動(dòng)態(tài)掃描顯示 一. 用 Quartus II 進(jìn)行 VHDL 語(yǔ)言編譯1. 首先建立工程Fil

2、e-New project Wizard( 第三個(gè)圖標(biāo)IntroductionTwWUartf hctw OMt* new preyed preAwurr prwfMrdjrvg the i 填入所建工程的目錄以及名稱(chēng) , 注意稍后的源程序中實(shí)體名必須和這里的名稱(chēng) 相同。 填 好后單擊 finish ,然后單擊 yes 。2. 新建 VHDL 源程序文件File-New-VHDL File-OK將程序?qū)戇M(jìn)去 （這里只講步驟 ,不講源程序的寫(xiě)法123q電|腳弧 ts ts e代處處 n創(chuàng)1鑼a l =*二二imlibrary ieee;use ieee.std_logic_1164.all;us

3、e ieee.std_logic_unsigned.all; entity hexx is日 port (clk:xn std_logic;時(shí)神信號(hào)輸入key:in std_logic_vector (3 downto 0) ;-四位信號(hào)若入ag: out stdlogicvector (6 downto 0);7段值號(hào)轅出sei:out std_logic_vector (2 downto 0) ;-數(shù)碼管送擇end;1C11121 n architecture a of hexx is曰begnnprocess (elk)variable ql:std logic vector(2 dow

4、nto 0):R000R;192C21曰曰卜曰beginif elk*event and clkthenif ql-wlllH thenql:000”；elseqls-ql*1!*;end if ;22 selql;23 end if;24電i nend process; 細(xì)( tFS / 口創(chuàng)圖2 I r = we78910library ieee;use ieee.std IoqIc 1164.all;use ieee.5td_logic_unaignedeall:Bentity hexx is曰 port (clk:in std_logic;一時(shí)神(8號(hào)輻入key: m std logi

5、c tor (3 downto 0) ;一Qfifll號(hào)輸入 sg:ouc std_logic_vector (6 downs 0); -段(B號(hào)出 sellout scd_logxc_vector (2 downto 0);數(shù)馮苣送擇 end;11 Barchitectuxe a of hexx is12 Qtegin三 曰 卜 曰process (cllc)variable ql:std_loicvector(2 downto 0): beginif elkevent and clJc*!* thenIf qlill- thenql： 000：else000-end if ;selDevi

6、ce砂Opt 8W0A|MOjJjU uCQfr A.押禪沖 |HtX a5r301并十*，和IdALnEnxBSM 益 mlM QM 理ofikQL血DLtkrtJUltOp4 I f1?。?uq 邙陶 PLD卵EEFsifiEtrf rHHtHVIEXFgMEK 相帕Kt|Mr1! 1tieccritIZELtti4EEXEtfiVTEXEiZl5EHEiEEnHbdECNd9KiffACItwrbiE 梵fi擁*WUTiEbqST1*WI 1TN-4M 2 *V+fcK* 旳 * W IK % P1M jmArjw B*jmi ifanbfcij.OJJTT g Al *WP*J 0Wn

7、 M&Mg * j HH 凰Pin Planner在 Location 下的方格中填入對(duì)應(yīng)的硬件引腳 ,也是根據(jù)實(shí)驗(yàn)板而定 6. 引腳分配 好之后再次編譯一下 ,使分配的引腳起作用。調(diào)用 Modelsim1、設(shè)置仿真工具為 Modelsim-alteraTool-Options-EDA Tool Options,在 Modelsim-Altera 后面的地址改為 Modelsim-Altera.exe 在你電腦中的位置 , 然 后點(diǎn) 擊 OK 。2、寫(xiě) TestBench 文件,這里使用 Quartus II 生成的模板Processing-start-Start TestBench Temp

8、late Writer,顯示成功后關(guān)閉生成報(bào)告這時(shí)會(huì)生成后綴為 .vht 的文件就是我們需要的 ,可以在這個(gè)實(shí)驗(yàn)開(kāi)始時(shí)所建工 程名 的文件夾下的 simulation 子文件夾下找到。 我們可以通過(guò) Quartus II 左上角的 打開(kāi)圖 標(biāo)打開(kāi) .vht 文件, 注意把文件類(lèi)型更改成 All files 或者下圖所示的類(lèi)型 , 否則 會(huì)找不 到。然后在 simulation 文件夾下找到并打開(kāi)它。( o 0 a盂#gg 二孑:tnetY$ cqt n：&x7xe m ZASQ/rM U J24t、EohRe/WHNaReTapetJ BWy Nawe RM |0Q XAterrdy7* Co

9、rw*Degn7ArWw7fwwr (AraaQaA)7卄r icwte proffrvmg J“TfwQurvl Tnmg *X3SH72Ce ToW gs eMnwnttToW CQntFvOQHfi ifKtm Demoted b9C fYQMn ToOFegvttrsTaatatrwTotToWwwvbtiMxdcM KAer doreMs TonisZ13/.2M()%) il/2W(l%) /3X2(DtfU0 電金 mdr 3 epxapttoa必紜（TwaC 2J c*n. piJ7 ：w Arwo&lrMm nrwraAAMiV 4，, *.*-v v . vW*Y *c.d

10、i)ocww mMl t 0V? 9tS IMK VBCtWU EWT- m : cc:wcm ocmro Io FOVT MAT c cacAct4ae4aatx part* ad aisraa9B Oil.k*T Ml MlrM M)fBmuc : Fioaflsvtiielc awieittiefttgm 8KMT/dc riocus uutj曰1 PfcXUSO vptlseal 9e&JAtlv&ty lit(4elar4itiaMBt32* wb fliMmuy tct *exy ce&e eelltxinido nuoezss eiyiDC AXX !*=；Tjp MwxpeV

11、Iifoi zjy 11IfA MU” Mfitee ”, 9*atal0筍2 To |13MtM CMM,我們要模板已經(jīng)給出了端口部分的代碼、接口變量的聲明和例化語(yǔ)句映射等做的 就是在其后的進(jìn)程 Process中 填入需要的測(cè)試代碼。如下 :注意 :init和 always 為關(guān)鍵字 ,需要改動(dòng)一下保存一下3、將 TestBench 添加到工程中/ Settings hexxCAteQonr：GereraiMe ifermesOprattnQ Settnos and CondOons voitageTemperiaire CdflpAaton Process Setuv EjrtyTnmgf

12、ama* kKxcwcnt Cov4moh Phyol Synliew OpCrtxaOons& EDA Tool SettngtOefipn 仙 y/SyWheSMMonFcnaal Ycroten tordtevdArWyw &$Yn9csBSettngiVHXIroutYertoQ Q InputDei Paeter$Fitter Sctngs TrneQuestTrnrg Mrjer AssentterSmwbtMMSpeo6r oons far generMng ouqut Sts for use i 竊 ofwr EDA tookELM nCWSX Wnwr KianQSEprwd

13、tfaroupuenefct VKX.TrngcA： lWusMap fcQal p dwKteri Opsone far Power EstmibonQenerate YdeOanpeCXp (VCD) fieKrpt SorXSettnQi.切 a NeM Wnw Srtmg- CM ft 一X z? T農(nóng)F aendi 5債注ngii1&供 name： |+tLiyB1,o留5icVjWfllA48Twt -、ZEW Tert Benchrmrrgs off si ffft 4 XO3V, Mwa V9as fMMIX&IMT OCT& mast bendlhcintlvhdlGrFUs

14、e lest bendi ff- slwl 5fi- Hacfoscreate nevi- tesE bench -EE bench name： Jaci3Tg Ti Doddle n 至 ffrt4-】Jcsind smJabon“Tesr bench f *namerf K3rt也出Opensfsj點(diǎn)擊 Add 后,一直單擊 OK 到 Setting 界面全部關(guān)閉。4、可以開(kāi)始仿真了Tools-Run simulation Tool-RTL Simulation, 這時(shí)就會(huì)自動(dòng)啟動(dòng) Modelsim 軟件如果之前的主程序以及 TestBench 沒(méi)有錯(cuò)誤了 ,就會(huì)出現(xiàn)下面的界面點(diǎn)擊上面的紅點(diǎn) (stop單擊 Run 按鈕（旁邊的時(shí)間根據(jù)實(shí)際需要調(diào)整 ,并通過(guò) Ctrl+鼠標(biāo)滾動(dòng)或者界面 上 的加號(hào)按鈕 ,可以將波形調(diào)整到如下容易察看的間距 ,另外如果感覺(jué)一串 0和 1的 組合不容易看懂 , 可以右擊通過(guò)下面的方式將二進(jìn)制數(shù)改為十進(jìn)制或者十六進(jìn)制的 形式。最終的波形圖如下：經(jīng)檢驗(yàn)與實(shí)驗(yàn)?zāi)康南喾希钦_的。 另外，可以滾動(dòng) 波形下方的游標(biāo)來(lái)觀察不同時(shí)刻的波形。 至此， Quarts II 調(diào)用 Modelsim 已經(jīng)圓滿 完成了，剩下的