基于FPGA的電子鐘設(shè)計(jì)

1、目 錄第一章 緒 論1第二章 可編程邏輯器件概述及設(shè)計(jì)方案22.1 CPLD/FPGA概述及VHDL語(yǔ)言的特點(diǎn)22.2可編程邏輯器件的分類(lèi)和發(fā)展歷程42.3 EPF10K10LC84-4芯片簡(jiǎn)介52.4 電子時(shí)鐘的設(shè)計(jì)方案6第三章 系統(tǒng)電路設(shè)計(jì)73.1 總體設(shè)計(jì)73.2 顯示電路設(shè)計(jì)93.2.1 分頻器電路103.2.2 掃描電路電路123.2.3 BCD碼多路選擇器133.2.4 BCD譯碼器143.2.5 位選碼電路153.3 電子時(shí)鐘計(jì)數(shù)器電路設(shè)計(jì)163.3.1 秒和分計(jì)數(shù)器設(shè)計(jì)163.3.2 小時(shí)計(jì)數(shù)器設(shè)計(jì)18總 結(jié)24參考文獻(xiàn)25致 謝26第一章 緒 論時(shí)鐘，自從它發(fā)明的那天起，就成

2、為人類(lèi)的朋友，但隨著時(shí)間的推移，科學(xué)技術(shù)的不斷發(fā)展，人們對(duì)時(shí)間計(jì)量的精度要求越來(lái)越高，應(yīng)用越來(lái)越廣?，F(xiàn)今，高精度的計(jì)時(shí)工具大多數(shù)都使用了石英晶體振蕩器，由于電子鐘，石英表，石英鐘都采用了石英技術(shù)，因此走時(shí)精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用集成電路計(jì)時(shí)時(shí)，譯碼代替機(jī)械式傳動(dòng)，用LED顯示器代替顯示器代替指針顯示進(jìn)而顯示時(shí)間，減小了計(jì)時(shí)誤差，這種表具有時(shí)，分，秒顯示時(shí)間的功能，還可以進(jìn)行時(shí)和分的校對(duì)，片選的靈活性好。 20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)

3、品性能更進(jìn)一步，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快?，F(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA ( Electronic Design Automation ) 技術(shù)。EDA技術(shù)就是依賴(lài)功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL (Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件。 20世紀(jì)80年代末，出現(xiàn)了FPGA（Field Programmable Gate Array）,CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB設(shè)計(jì)的原理圖輸入，自動(dòng)布局布線(xiàn)及PCB分析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色，為電子設(shè)計(jì)自動(dòng)化必

4、須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。硬件描述語(yǔ)言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語(yǔ)言。本論文就是應(yīng)用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)秒表的電路設(shè)計(jì)。VHDL語(yǔ)言是標(biāo)準(zhǔn)硬件描述語(yǔ)言，它的特點(diǎn)就是能形式化抽象表示電路結(jié)構(gòu)及行為，支持邏輯設(shè)計(jì)中層次領(lǐng)域的描述，借用了高級(jí)語(yǔ)言的精巧結(jié)構(gòu)簡(jiǎn)化電路描述，具有電路模擬與驗(yàn)證及保證設(shè)計(jì)的正確性，支持電路由高層向低層的綜合變換，便于文檔管理，易于理解和設(shè)計(jì)重用。本課題選用了Altera公司的FPGA產(chǎn)品并以其專(zhuān)門(mén)開(kāi)發(fā)軟件為平臺(tái)，運(yùn)用VHDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)電子時(shí)鐘。CPLD/FPGA以高集成度、高速度和高可靠性而著稱(chēng)，運(yùn)用FPG

5、A進(jìn)行產(chǎn)品開(kāi)發(fā)，其開(kāi)發(fā)周期短，投資風(fēng)險(xiǎn)小，產(chǎn)品上市速度快，決定其有著無(wú)比的市場(chǎng)前景，是現(xiàn)代EDA技術(shù)中廣泛運(yùn)用的硬件。該系統(tǒng)通過(guò)VHDL語(yǔ)言和原理圖混合應(yīng)用的方式來(lái)實(shí)現(xiàn)電子時(shí)鐘的設(shè)計(jì)，并下載到硬件之中進(jìn)行驗(yàn)證。我們將電子時(shí)鐘的設(shè)計(jì)分成了四大模塊，分別是時(shí)間計(jì)數(shù)器模塊；鍵盤(pán)控制模塊；顯示電路模塊和時(shí)間調(diào)整模塊。本次設(shè)計(jì)主要讓我們掌握CPLD/FPGA的研發(fā)過(guò)程，掌握VHDL語(yǔ)言的編程思想及過(guò)程，以及電子時(shí)鐘基本功能和實(shí)現(xiàn)的基本原理。第二章 可編程邏輯器件概述及設(shè)計(jì)方案可編程邏輯器件PLD（Programmable Logic Device）是20世紀(jì)70年代發(fā)展起來(lái)的一種新的集成器件。PLD是大

6、規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計(jì)算機(jī)的軟件技術(shù)（EDA技術(shù)）可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。2.1 CPLD/FPGA概述及VHDL語(yǔ)言的特點(diǎn) 1、CPLD/FPGA概述不論是簡(jiǎn)單的還是復(fù)雜的數(shù)字系統(tǒng)都是由基本門(mén)來(lái)構(gòu)成的，如與門(mén)、或門(mén)、非門(mén)、傳輸門(mén)等。人們發(fā)現(xiàn)，不是所有的基本門(mén)都是必須的，如用與非門(mén)單一基本門(mén)就可以構(gòu)成其他的基本門(mén)。任何的組合邏輯函數(shù)都可以化為“與或”表達(dá)式。即任何的組合電路（需要提供輸入信號(hào)的非信號(hào)），可以用“與門(mén)或門(mén)”二級(jí)電路實(shí)現(xiàn)。同樣，任何時(shí)序電路都可由組合電路加上存儲(chǔ)元件，即鎖存器、觸發(fā)器、RAM構(gòu)成的。由此人們提出了一種可編程電路結(jié)構(gòu)，即乘積項(xiàng)

7、邏輯陣列結(jié)構(gòu)。當(dāng)然，“與或”結(jié)構(gòu)組成的PLD器件的功能比較簡(jiǎn)單。此后，人們又從ROM工作原理、地址信號(hào)與輸出數(shù)據(jù)間的關(guān)系以及ASIC 的門(mén)陣列法中獲得啟發(fā)，構(gòu)造另外一種可編程的邏輯結(jié)構(gòu)，那就是SRAM查表的方式，并使用多個(gè)查找表構(gòu)成了一個(gè)查表陣列，稱(chēng)為可編程門(mén)陣列（Programmable Gate Array）。 可編程邏輯器件的兩種主要類(lèi)型是現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。 在這兩類(lèi)可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的FPGA器件，如Xilinx Virtex系列中的部分器件，可提供八百萬(wàn)系統(tǒng)門(mén)（相對(duì)邏輯密度）

8、。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線(xiàn)處理器（如IBM Power PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號(hào)技術(shù)。 FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲(chǔ)，以及到儀器儀表、電信和數(shù)字信號(hào)處理等。 與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬(wàn)門(mén)。 但是，CPLD提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。 而且如Xilinx CoolRunner系列CPLD器件需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話(huà)和數(shù)字手持助理）非常理想。 FPGA基于S

9、RAM的架構(gòu)，集成度高，以L(fǎng)E（包括查找表、觸發(fā)器及其他）為基本單元，有內(nèi)嵌Memory、DSP等。具有易揮發(fā)性，需要有上電加載過(guò)程。在實(shí)現(xiàn)復(fù)雜算法、隊(duì)列調(diào)度、數(shù)據(jù)處理、高性能設(shè)計(jì)、大容量緩存設(shè)計(jì)等領(lǐng)域中有廣泛應(yīng)用，如Altera Stratix系列。 CPLD基于EEPROM工藝，集成度低，以MicroCell（包括組合部分與寄存器）為基本單元。具有非揮發(fā)特性，可以重復(fù)寫(xiě)入。在粘合邏輯、地址譯碼、簡(jiǎn)單控制、FPGA加載等設(shè)計(jì)中有廣泛應(yīng)用，如Altera MAX3000A系列。 詳細(xì)比較:盡管FPGA和CPLD有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異，具有各自的特點(diǎn)： CPLD更適

10、合完成各種算法和組合邏輯,FP GA更適合于完成時(shí)序邏輯。換句話(huà)說(shuō)，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 CPLD的連續(xù)式布線(xiàn)結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線(xiàn)結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA主要通過(guò)改變內(nèi)部連線(xiàn)的布線(xiàn)來(lái)編程;FP GA可在邏輯門(mén)下編程,而CPLD是在邏輯塊下編程。 FPGA的集成度比CPLD高,具有更復(fù)雜的布線(xiàn)結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用EPROM或FASTF

11、LASH技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。 CPLD的速度比FPGA快，并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FPGA是門(mén)級(jí)編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級(jí)編程，并且其邏輯塊之間的互聯(lián)是集總式的。 在編程方式上,CPLD主要是基于EPROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類(lèi)。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫(xiě)入SRAM中。其優(yōu)點(diǎn)是可以編程任意次，可在工作中快速編

12、程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 CPLD保密性好，F(xiàn)PGA保密性差。 一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。2、VHDL語(yǔ)言的特點(diǎn)（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)

13、模系統(tǒng)高效， 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.2可編程邏輯器件的分類(lèi)和發(fā)展歷程可編程邏輯器件的分類(lèi)很多，幾乎每個(gè)大的可編程邏輯器件供應(yīng)商都能提供具有自身結(jié)構(gòu)特點(diǎn)的PLD器件。由于歷史的原因，可編程器件的命名各異，在介紹可編程邏輯器件之前，有必要介紹幾種PLD的分類(lèi)方法。較常見(jiàn)的是按集成度來(lái)分區(qū)分不同的PLD器件，一般可分為

14、兩大類(lèi)器件：一類(lèi)是芯片集成度較低的。另一類(lèi)芯片集成度較高的。前面已經(jīng)提到，常用的可編程邏輯器件都是從“與或陣列”和“門(mén)陣列”兩類(lèi)基本結(jié)構(gòu)發(fā)展起來(lái)的，所以可編程器件從結(jié)構(gòu)上分為兩大類(lèi)器件：查找表結(jié)構(gòu)器件。構(gòu)成可編程門(mén)，再構(gòu)成陣列形式。FPGA是屬于此類(lèi)器件。乘積項(xiàng)結(jié)構(gòu)器件。其基本結(jié)構(gòu)為“與或陣列”的器件，大部分 簡(jiǎn)單PLD和CPLD都屬于這個(gè)范疇。第三種分類(lèi)方法是從編程工藝上劃分：熔絲（Fuse）型器件。早期的PROM器件就是采用熔絲結(jié)構(gòu)的，編程過(guò)程就是根據(jù)設(shè)計(jì)的熔絲圖文件來(lái)燒斷對(duì)應(yīng)的熔絲達(dá)到編程目的。反熔絲型器件。是對(duì)熔絲技術(shù)的改進(jìn)，在編程處通過(guò)擊穿漏層使得兩點(diǎn)之間導(dǎo)通。與熔絲燒斷獲得開(kāi)路正好

15、相反。某些FPGA采用此種編程方式，如Actel公司的FPGA器件。無(wú)論是熔絲還是反熔絲結(jié)構(gòu)，都只能編程一次，因而又合稱(chēng)為OTP器件，即一次性可編程(One Time Programmable)器件。EPROM型。稱(chēng)為紫外線(xiàn)擦除點(diǎn)可編程邏輯器件。是用較高的編程電壓進(jìn)行編程，當(dāng)需要再次編程時(shí)，用紫外線(xiàn)進(jìn)行擦除。與熔絲、反熔絲型不同，可多次編程。有時(shí)為降低生產(chǎn)成本，在制造EPROM型器件時(shí)不加用于紫外線(xiàn)擦除的石英窗口，于是就不能用紫外線(xiàn)擦除，而只能編程一次，也被稱(chēng)為OTP器件。很早以前人們就曾設(shè)想設(shè)計(jì)一種邏輯可再編程的器件，不過(guò)由于受到當(dāng)時(shí)集成電路工藝技術(shù)的限制，一直未能如愿。直到20世紀(jì)后期，集

16、成技術(shù)有了飛速的發(fā)展，可編程邏輯器件才得以實(shí)現(xiàn)。歷史上，可編程邏輯器件經(jīng)歷了從PROM(Programmable Read Only Memory ),PLA(Programmable Logic Array),PAL(Programmable Array Logic )可重復(fù)編程GAL（Generic Array Logic）到采用大規(guī)模集成技術(shù)的EPLD到CPLD和FPGA的發(fā)展過(guò)程。在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn)和提高。可編程邏輯器件大致的演變過(guò)程如下：20世紀(jì)70年代熔絲編程的PROM和PLA器件是最早的可編程的邏輯器件。20世紀(jì)70年代末，對(duì)PLA進(jìn)行了改

17、進(jìn)，AMD公司推出PAL器件。20世紀(jì)80年代初，Lattice公司發(fā)明點(diǎn)可擦寫(xiě)的比PAL使用靈活的GAL器件。20世紀(jì)80年代中期，Xilinx公司提出現(xiàn)場(chǎng)可編程概念，同時(shí)產(chǎn)生了世界上第一片F(xiàn)PGA器件。同一時(shí)期，Altera公司推出EPLD器件，較GAL器件有更高的集成度，可以用紫外線(xiàn)或點(diǎn)擦除。20世紀(jì)80年代末，Lattice公司又提出在系統(tǒng)可編程技術(shù)，并且推出了一系列具備在系統(tǒng)可編程能力的CPLD器件，將可編程邏輯器件的性能和應(yīng)用技術(shù)推向一個(gè)全新的高度。進(jìn)入20世紀(jì)90年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期。器件的可用邏輯門(mén)數(shù)超過(guò)了百萬(wàn)門(mén)，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊（如加法器、乘

18、法器、RAM、CPU核、DSP核、PLL等）的SOPC(System on programmable chip)。2.3 EPF10K10LC84-4芯片簡(jiǎn)介本設(shè)計(jì)采用EPF10K10LC84-4芯片，下面將對(duì)其進(jìn)行簡(jiǎn)單介紹。 Altera公司的FPGA器件Flex10K EPF10K10LC84-4,FLEX(靈活邏輯單元矩陣)系列是Altera應(yīng)用非常廣泛的產(chǎn)品，這些器件具有比較高的集成度及豐富的寄存器資源，采用了快速，可預(yù)測(cè)延時(shí)的連續(xù)式布線(xiàn)結(jié)構(gòu)，是一種將CPLD和FPGA的優(yōu)點(diǎn)結(jié)合于一體的器件。EPF10K10LC84-4是84pinPLCC封裝，另外還有其它類(lèi)型的管腳和封裝，有很強(qiáng)的選

19、擇性。具有以下主要特點(diǎn)：1. 1萬(wàn)個(gè)等效邏輯門(mén)，含有572個(gè)邏輯單元（LEs）、72個(gè)邏輯陣列塊（LABs）、3個(gè)嵌入式陣列塊（EAB s），并具有720個(gè)片內(nèi)寄存器，可以在不占用內(nèi)部資源的條件下實(shí)現(xiàn)6144 bit的片內(nèi)存儲(chǔ)器；2. 內(nèi)部模塊間采用高速、延時(shí)可預(yù)測(cè)的快速通道連接，最高工作頻率可以達(dá)到150 MHz以上；3. 邏輯單元間具有高速、高扇出的級(jí)聯(lián)鏈和快速進(jìn)位鏈；4. 片內(nèi)還有三態(tài)網(wǎng)絡(luò)和6個(gè)全局時(shí)鐘、4個(gè)全局清零信號(hào)以及豐富的I/O資源；5. 每個(gè)I/O引腳可以選擇為三態(tài)控制或集電極開(kāi)路輸出，可以通過(guò)編程控制每個(gè)I/O引腳的速度以及I/O寄存器的使用。2.4 電子時(shí)鐘的設(shè)計(jì)方案數(shù)字電

20、子鐘的設(shè)計(jì)方法有多種，例如，可用中小規(guī)模集成電路組成電子鐘；也可以利用專(zhuān)用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機(jī)來(lái)實(shí)現(xiàn)電子鐘等等方案一：運(yùn)用單片機(jī)內(nèi)部的定時(shí)/計(jì)數(shù)器來(lái)實(shí)現(xiàn)電子時(shí)鐘的方法，該方案設(shè)計(jì)由單片機(jī)AT89S51芯片和LED數(shù)碼管為核心，輔以必要的電路，構(gòu)成了一個(gè)單片機(jī)電子時(shí)鐘。時(shí)鐘的基本顯示原理：時(shí)鐘開(kāi)始顯示為0時(shí)0分0秒，也就是數(shù)碼管顯示，然后每秒秒位加1 ，到9后，10秒位加1，秒位回0。10秒位到5后，即59秒 ，分鐘加1，10秒位回0。依次類(lèi)推，時(shí)鐘最大的顯示值為23小時(shí)59分59秒。這里只要確定了1秒的定時(shí)時(shí)間， 其它位均以此為基準(zhǔn)往上累加。

21、方案二：采用專(zhuān)用的時(shí)鐘芯片實(shí)現(xiàn)，通過(guò)單片機(jī)讀取時(shí)鐘芯片的計(jì)時(shí)時(shí)間，在數(shù)碼管上顯示出來(lái)，就可以實(shí)現(xiàn)電子時(shí)鐘功能，典型的時(shí)鐘芯片有：DS1302，DS12887，X1203，PCF8583等都可以實(shí)現(xiàn)電子時(shí)鐘功能。方案三：采用FPGA來(lái)實(shí)現(xiàn)電子時(shí)鐘功能，運(yùn)用VHDL語(yǔ)言來(lái)描述電子時(shí)鐘的各個(gè)功能模塊。將電子時(shí)鐘分為六十進(jìn)制計(jì)數(shù)器和二十四進(jìn)制計(jì)數(shù)器兩個(gè)基本的功能模塊，然后將兩個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)二十四進(jìn)制計(jì)數(shù)器相級(jí)聯(lián)，就構(gòu)成一個(gè)具有時(shí)、分、秒的電子時(shí)鐘。比較方案一、方案二和方案三：方案一是用軟件實(shí)現(xiàn)，即用單片機(jī)內(nèi)部的可編程定時(shí)/計(jì)數(shù)器來(lái)實(shí)現(xiàn)，但誤差很大，主要用在對(duì)時(shí)間精度要求不高的場(chǎng)合；方案二是用專(zhuān)

22、門(mén)的時(shí)鐘芯片實(shí)現(xiàn)，在對(duì)時(shí)間精度要求很高的情況下，通常采用這種方法，但該方案還具備日歷功能，造成功能上的浪費(fèi)；方案三是采用FPGA實(shí)現(xiàn)，運(yùn)用VHDL語(yǔ)言描述，設(shè)計(jì)方法簡(jiǎn)單，而且運(yùn)用有源晶振作為系統(tǒng)的時(shí)鐘源，通過(guò)分頻得到1HZ的信號(hào)，計(jì)時(shí)精度很高，不低于方案二的計(jì)時(shí)精度，而且運(yùn)用VHDL語(yǔ)言來(lái)描述電子時(shí)鐘是完全的硬件實(shí)現(xiàn)。通過(guò)以上比較，系統(tǒng)中采用FPGA來(lái)實(shí)現(xiàn)電子時(shí)鐘功能。第三章 系統(tǒng)電路設(shè)計(jì)3.1 總體設(shè)計(jì)設(shè)計(jì)一個(gè)顯示時(shí)（2位）、分（2位）、秒（2位）共六位的多功能電子鐘，它的主要功能是進(jìn)行準(zhǔn)確的計(jì)時(shí)。利用VHDL語(yǔ)言對(duì)硬件進(jìn)行描述，通過(guò)下載到FPGA之中進(jìn)行硬件驗(yàn)證。系統(tǒng)采用4MHz的石英晶體

23、振蕩器作為時(shí)鐘源，經(jīng)過(guò)分頻之后得到1HZ的秒鐘信號(hào)，秒計(jì)滿(mǎn)60即得1分鐘，分計(jì)滿(mǎn)60便得1小時(shí)的信號(hào)，小時(shí)計(jì)滿(mǎn)24即得一天，電子時(shí)鐘的外觀圖如圖3.1所示。其中有六個(gè)按鍵用于調(diào)整時(shí)間，復(fù)位等功能。具體功能如下：圖3.1 電子鐘的外觀圖OK鍵：開(kāi)始計(jì)時(shí)。SET鍵：與調(diào)時(shí)、調(diào)分、調(diào)秒鍵配合，可以調(diào)整到指定的時(shí)間。RESET鍵：清零。電子時(shí)鐘硬件總體框圖如圖3.2所示。圖3.2 電子時(shí)鐘硬件總體框圖在每個(gè)功能模塊分項(xiàng)設(shè)計(jì)和組合前，先簡(jiǎn)單介紹一下每個(gè)方塊的功能作用。分頻器通過(guò)分頻將4MHz的信號(hào)分頻為1Hz的秒信號(hào)和100Hz的同步掃描時(shí)鐘信號(hào)。1Hz的秒信號(hào)輸入到秒計(jì)數(shù)電路，當(dāng)計(jì)數(shù)器溢出時(shí)，向分計(jì)數(shù)

24、器進(jìn)位，當(dāng)分計(jì)數(shù)器溢出時(shí)，向時(shí)計(jì)數(shù)器進(jìn)位。BCD譯碼電路是將計(jì)數(shù)器的十六進(jìn)制計(jì)數(shù)值轉(zhuǎn)換為數(shù)碼管顯示所需要的段碼。位碼電路是用來(lái)選通某一位數(shù)碼管，使其顯示數(shù)字。掃描同步電路作用控制同一個(gè)數(shù)碼管的段碼和位碼同步，同時(shí)對(duì)多個(gè)數(shù)碼管輪流掃描。鍵盤(pán)控制電路作用是啟動(dòng)電子時(shí)鐘計(jì)時(shí)，設(shè)定時(shí)間等。3.2 顯示電路設(shè)計(jì)顯示電路有LCD和LED顯示電路，系統(tǒng)中選用LED顯示電路，LED器件是一種發(fā)光二極管顯示器。其特點(diǎn)如下：（1）LED顯示器具備穩(wěn)定、高速、簡(jiǎn)單的系統(tǒng)；（2）LED顯示結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定；（3）LED顯示應(yīng)用在成熟的生產(chǎn)技術(shù)上。發(fā)光二極管組成的顯示器是單片機(jī)應(yīng)用產(chǎn)品中最常用的廉價(jià)輸出設(shè)備。八段發(fā)光

25、二極管結(jié)構(gòu)如圖3.3所示。圖3.3 八段發(fā)光二極管外型發(fā)光二極管的陽(yáng)極連在一起的稱(chēng)為共陽(yáng)極顯示器，陰極連在一起的稱(chēng)為共陰極顯示器。1位顯示器有8個(gè)發(fā)光二極管組成，其中7個(gè)發(fā)光二極管ag控制7個(gè)筆段的亮或暗，另一個(gè)控制一個(gè)小數(shù)點(diǎn)的亮和暗，這種筆畫(huà)式的八段顯示器能顯示的字符少。字符的形象有些失真，但控制方便，使用簡(jiǎn)單。圖3.4 共陰極數(shù)碼管圖3.5 共陽(yáng)極數(shù)碼管 顯示器的顯示方法有靜態(tài)和動(dòng)態(tài)兩種方法。顯示器位數(shù)較少時(shí)，采用靜態(tài)顯示的方法是合適的。當(dāng)位數(shù)較多時(shí)，用靜態(tài)顯示所需的I/O太多，一般采用動(dòng)態(tài)顯示方法，所以在系統(tǒng)中我們采用動(dòng)態(tài)顯示。此類(lèi)數(shù)碼管的工作特點(diǎn)是：數(shù)碼管片選端清0時(shí)，對(duì)應(yīng)位的數(shù)碼管才

26、有可能亮；每次只能有一個(gè)片選端清0，即只能動(dòng)態(tài)移位顯示相應(yīng)的數(shù)據(jù)；控制器通過(guò)控制數(shù)碼管顯示相應(yīng)數(shù)字要用查表子程序來(lái)實(shí)現(xiàn)。系統(tǒng)中顯示電路是由分頻電路、掃描電路、BCD碼多路選擇器、位選碼電路和BCD譯碼器構(gòu)成的。數(shù)碼管動(dòng)態(tài)掃描電路如圖3.6所示，其中FPQ為分頻器，通過(guò)分頻得到掃描時(shí)鐘信號(hào)，時(shí)鐘信號(hào)為100Hz；SCAN為掃描電路，它是由狀態(tài)機(jī)組成的，循環(huán)掃描數(shù)碼管，使得數(shù)碼管穩(wěn)定的顯示數(shù)據(jù)；BCDYMQ為BCD譯碼器，作用是將計(jì)數(shù)器輸出的十六進(jìn)制數(shù)轉(zhuǎn)換為數(shù)碼管顯示所需要的段碼；BIT為位碼，作用是輪流選擇數(shù)碼管的位。3.2.1 分頻器電路 掃描電路所需要的掃描時(shí)鐘信號(hào)為100Hz，是通過(guò)分頻器

27、將系統(tǒng)的4MHz時(shí)鐘信號(hào)經(jīng)過(guò)10000分頻之后，再通過(guò)四分頻得到的。系統(tǒng)中采用四個(gè)十進(jìn)制計(jì)數(shù)器相級(jí)聯(lián)實(shí)現(xiàn)10000分頻，然后通過(guò)兩個(gè)T觸發(fā)器實(shí)現(xiàn)四分頻得到100Hz信號(hào)。十進(jìn)制計(jì)數(shù)器的VHDL語(yǔ)言描述如下：LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;圖3.6 數(shù)碼管動(dòng)態(tài)掃描電路USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT10

28、;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST= 1 THEN CQI:= (OTHERS =0); ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 0); END IF;END IF;END IF;IF CQI = 1001 THEN COUT = 1; ELSE COUT = 0;END IF;CQ = CQI; END PROCESS;END behav;其中，CL

29、K為外部脈沖輸入端；RST為復(fù)位端，高電平有效，EN為使能端，高電平有效；CO為計(jì)數(shù)器的計(jì)數(shù)值輸出端；COUT為進(jìn)位輸出端。十進(jìn)制計(jì)數(shù)器的仿真圖如圖3.7所示。圖3.7 十進(jìn)制計(jì)數(shù)器的仿真圖3.2.2 掃描電路電路掃描電路是動(dòng)態(tài)數(shù)碼管顯示的核心部件，通過(guò)掃描電路使得同一位數(shù)碼管的段碼、位碼能夠同步選擇并穩(wěn)定顯示數(shù)據(jù)。其VHDL語(yǔ)言描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN ISPORT( SCAN:IN STD_LOGIC; COMCLK:OUT STD_LO

30、GIC_VECTOR(1 DOWNTO 0); END;ARCHITECTURE BEHAVE OF SCAN ISSIGNAL Q:STD_LOGIC_VECTOR(1 DOWNTO 0):=00; BEGIN PROCESS(SCAN) BEGIN IF SCANEVENT AND SCAN=1 THEN IF Q=3 THEN Q=00; ELSE Q=Q+1; END IF; END IF; END PROCESS;COMCLK=Q; END;圖3.8 掃描電路仿真圖掃描電路是由四位二進(jìn)制計(jì)數(shù)器組成的狀態(tài)機(jī)構(gòu)成的，其仿真圖如圖3.8所示。其中SCAN為掃描時(shí)鐘信號(hào)輸入端，COMCLK為

31、狀態(tài)輸出端。3.2.3 BCD碼多路選擇器BCD碼多路選擇器是輸入的四位的BCD碼根據(jù)掃描電路的輸出進(jìn)行選擇，然后通過(guò)BCD譯碼器將對(duì)應(yīng)的BCD碼轉(zhuǎn)換成顯示所需要的段碼。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCDMUX IS PORT( CLK:IN STD_LOGIC_VECTOR(1 DOWNTO 0); BCDDATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0); BCDLED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END;ARCHITECTURE BEHAVE OF BCDM

32、UX ISBEGINBCDLED(3 DOWNTO 0)=BCDDATA(3 DOWNTO 0) AFTER 5 ms WHEN CLK=00 ELSEBCDDATA(7 DOWNTO 4) AFTER 5 ms WHEN CLK=01 ELSEBCDDATA(11 DOWNTO 8) AFTER 5 ms WHEN CLK=10 ELSE BCDDATA(15 DOWNTO 12) AFTER 5 ms ;END;其中，CLK為輸入選擇，BCDDATA 為輸入數(shù)據(jù)，BCDLED為輸出數(shù)據(jù)。3.2.4 BCD譯碼器 BCD譯碼器是將輸入的四位二進(jìn)制數(shù)轉(zhuǎn)換成七段顯示代碼，通過(guò)對(duì)應(yīng)的顯示代碼驅(qū)動(dòng)L

33、ED顯示相應(yīng)的數(shù)據(jù)，其VHDL語(yǔ)言描述如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY bcdymq ISPORT ( bcdin :IN std_logic_vector(3 DOWNTO 0); bcdout :BUFFER std_logic_vector(7 DOWNTO 0) );END bcdymq;ARCHITECTURE behave OF bcdymq IS BEGIN bcdout(7 DOWNTO 0)= WHEN bcdin(3 DOWNTO 0)=000

34、0 ELSE -0 WHEN bcdin(3 DOWNTO 0)=0001 ELSE -1 WHEN bcdin(3 DOWNTO 0)=0010 ELSE -2 WHEN bcdin(3 DOWNTO 0)=0011 ELSE -3 WHEN bcdin(3 DOWNTO 0)=0100 ELSE -4 WHEN bcdin(3 DOWNTO 0)=0101 ELSE -5 WHEN bcdin(3 DOWNTO 0)=0110 ELSE -6 WHEN bcdin(3 DOWNTO 0)=0111 ELSE -7 WHEN bcdin(3 DOWNTO 0)=1000 ELSE -8 WH

35、EN bcdin(3 DOWNTO 0)=1001 ELSE -9 WHEN bcdin(3 DOWNTO 0)=1010 ELSE -A WHEN bcdin(3 DOWNTO 0)=1011 ELSE -B WHEN bcdin(3 DOWNTO 0)=1100 ELSE -C WHEN bcdin(3 DOWNTO 0)=1101 ELSE -D WHEN bcdin(3 DOWNTO 0)=1110 ELSE -E WHEN bcdin(3 DOWNTO 0)=1111 ELSE -F ZZZZZZZZ; END behave;其中，bcdin為四位二進(jìn)制數(shù)輸入端，bcdout為七段顯

36、示代碼輸出端，其仿真波形如圖3.9所示。圖3.9 BCD譯碼器仿真波形3.2.5 位選碼電路 位選碼電路的作用是在掃描電路作用下，依次輸出對(duì)應(yīng)的數(shù)碼管的位選碼。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BIT ISPORT( CLK:IN STD_LOGIC_VECTOR(1 DOWNTO 0); LEDENABLE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END;ARCHITECTURE BEHAVE OF BIT ISBEGIN LEDENABLE0); -計(jì)數(shù)器復(fù)位 ELSIF CLKEVENT AND C

37、LK=1 THEN -檢測(cè)時(shí)鐘上升沿IF EN = 1 THEN -檢測(cè)是否允許計(jì)數(shù)IF CQI 0); -大于23，計(jì)數(shù)值清零END IF;END IF;END IF;IF CQI = 10111 THEN COUT = 1; -計(jì)數(shù)大于23，輸出進(jìn)位信號(hào)ELSE COUT = 0;END IF;CQ one one one one one one one one one oneone ten ten ten ten=1110; END CASE;END PROCESS;END behav;其中interg為輸入的十進(jìn)制數(shù)據(jù)，ten和one為分解后的十位數(shù)據(jù)和個(gè)位數(shù)據(jù)，其仿真圖如圖3.18所

38、示，它生成的圖標(biāo)文件如圖3.19所示：圖3.18 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位仿真圖圖3.19 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位生成的圖標(biāo)3、時(shí)計(jì)數(shù)器總體電路時(shí)鐘系統(tǒng)總體電路如圖3.20所示，其中CNT10為十進(jìn)制計(jì)數(shù)器，CNT6為六進(jìn)制計(jì)數(shù)器；CNT23為二十四進(jìn)制計(jì)數(shù)器；ZHHUAN為將二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位數(shù)據(jù)和個(gè)位數(shù)據(jù)的轉(zhuǎn)換電路；CLK2為輸入的秒信號(hào)；ENT2為使能信號(hào)，高電平有效。圖3.20 時(shí)鐘系統(tǒng)總體鍵盤(pán)的硬件結(jié)構(gòu)為獨(dú)立式鍵盤(pán)，直接連到EPF10K10LC84-4芯片的引腳上，其特點(diǎn)是便于編程操作。1) 開(kāi)始/停止鍵KEY的設(shè)計(jì)我們將此鍵經(jīng)去抖后

39、連接一T觸發(fā)器,使其輸出為電平方式,即按鍵盤(pán)一次，電平進(jìn)行一次翻轉(zhuǎn)。輸出Q0端接74161芯片的ENT端，從而達(dá)到了控制秒表的啟動(dòng)停止。其原理圖如圖3.21所示。圖3.21 KEY的MAX+plusII原理圖2) 清零鍵KEY1的設(shè)計(jì)為了使鍵盤(pán)達(dá)到按下清零，松開(kāi)恢復(fù)的功能，KEY1鍵我們應(yīng)用脈沖輸出方式，即按鍵盤(pán)一次，輸出一個(gè)脈沖信號(hào)。輸出端Q0連接74161芯片的CLRN端。這樣在按下鍵盤(pán)時(shí)輸出為低電平使能CLRN，松開(kāi)后為高電平，禁止了該引腳。電路圖如圖3.22所示。圖3.22 KEY1鍵的MAX+plusII原理圖總 結(jié)以上對(duì)電子鐘從硬件設(shè)計(jì)方案的選擇到用硬件描述語(yǔ)言的設(shè)計(jì)，都進(jìn)行了詳細(xì)

40、的介紹?，F(xiàn)在對(duì)本次設(shè)計(jì)工作進(jìn)行一次總結(jié)。在剛獲課題時(shí)，根據(jù)題目?jī)?nèi)容我首先閱讀了大量的相關(guān)書(shū)籍和資料，這使我在腦海中產(chǎn)生出設(shè)計(jì)的雛形，接下來(lái)就這個(gè)構(gòu)想將整個(gè)設(shè)計(jì)分為VHDL硬件描述語(yǔ)言的裝置器件FPGA/CPLD的介紹、VHDL語(yǔ)言對(duì)電子鐘的設(shè)計(jì)（七段顯示器的顯示設(shè)計(jì)、時(shí)間計(jì)數(shù)跟時(shí)間顯示、彈跳現(xiàn)象的消除及時(shí)間設(shè)定和顯示）部分。分別對(duì)每一部分翻閱了相關(guān)的資料，逐步的選定方案與電路設(shè)計(jì)程序。在用VHDL語(yǔ)言編好后，在計(jì)算機(jī)上又對(duì)程序進(jìn)行了編譯、下載到芯片及仿真，修改了程序中的錯(cuò)誤，這樣整個(gè)系統(tǒng)基本完成，最后對(duì)圖紙進(jìn)行了整理，撰寫(xiě)了這篇論文，至此，全部設(shè)計(jì)都進(jìn)行完畢。VHDL語(yǔ)言通俗易懂，并且更有益撐

41、握模塊工作原理，從而能夠更好的理解系統(tǒng)功能。它還具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大地簡(jiǎn)化了設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)的效率和可靠性。VHDL支持各種模式的設(shè)計(jì)方法，具有良好的適應(yīng)性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)表面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力本次設(shè)計(jì)重點(diǎn)在于對(duì)VHDL語(yǔ)言的應(yīng)用，以電子鐘作為一個(gè)具體的模型進(jìn)行設(shè)計(jì)。在整個(gè)設(shè)計(jì)的過(guò)程中雖然力求合理規(guī)范，也存在著一些缺憾，比如，在對(duì)電子鐘的設(shè)計(jì)中，有些功能模塊的設(shè)計(jì)不是最簡(jiǎn)便的方式，同時(shí)肯定還有欠考慮的地方。總之，在系統(tǒng)的軟硬件設(shè)計(jì)上由于能力所限，不一定是最佳選擇；一些

42、設(shè)計(jì)方案可能存在不足，這些有待進(jìn)一步檢驗(yàn)。在這次的論文設(shè)計(jì)中，我感覺(jué)自己得到了一個(gè)難得的鍛煉機(jī)會(huì)，設(shè)計(jì)中能將自己所學(xué)的理論知識(shí)同實(shí)踐相結(jié)合起來(lái)，獨(dú)立的進(jìn)行分析、設(shè)計(jì)；而且培養(yǎng)出來(lái)一套有計(jì)劃，有步驟進(jìn)行設(shè)計(jì)的習(xí)慣，將對(duì)今后的工作學(xué)習(xí)有非常大的幫助，在設(shè)計(jì)中查閱了大量的資料，豐富了自己的知識(shí)，擴(kuò)展了視野；加強(qiáng)了對(duì)計(jì)算機(jī)的應(yīng)用能力。通過(guò)此次設(shè)計(jì)，進(jìn)一步掌握了有關(guān)數(shù)字鐘的工作原理及相關(guān)設(shè)計(jì)知識(shí)。特別是對(duì)其各工作模塊的功能有了更深一步的了解。在設(shè)計(jì)過(guò)程中，對(duì)VHDL語(yǔ)言的運(yùn)用能力也得到了提高。同時(shí)，還深刻體會(huì)到了VHDL在功能設(shè)計(jì)中所具有的優(yōu)越性?？傊?，這次設(shè)計(jì)工作，對(duì)自己四年來(lái)的學(xué)習(xí)生活做了一個(gè)總結(jié)，為即將結(jié)束的大學(xué)生活有個(gè)全新的理念。參考文獻(xiàn)1 林明權(quán). VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例M. 北京:電子工業(yè)出版社.2002 2 盧毅，賴(lài)杰. VHDL與數(shù)字設(shè)計(jì)M. 北京:科技出版社出版 .20013 潘松，黃繼業(yè). EDA技術(shù)實(shí)用教程M. 北京:科技出版社.2000 4 王毓銀. 數(shù)字電路邏輯設(shè)計(jì)M. 北京：高等教育出版社 .1999 5 廖裕評(píng)，陸瑞強(qiáng). CPLD數(shù)字電路設(shè)計(jì)（使用MAX+PLUS入門(mén)篇）M. 北京:清華大學(xué)出版社.2002 6 楊暉，張風(fēng)言. 大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計(jì)M. 北京:航空航天大學(xué)出版社.2001 7 褚振勇，翁木云. FPGA 設(shè)計(jì)及應(yīng)用M