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文檔簡介
1、數(shù)字電路實驗報告 學院:信息與通信工程 專業(yè):信息工程 班級:2013211125 學號:2013210681 姓名:袁普實驗一:Quartus原理圖輸入法設(shè)計與實現(xiàn)一:實驗要求 :用邏輯門設(shè)計實現(xiàn)一個半加器,仿真驗證其功能,并生成新 的半加器圖形模塊單元。 :用實驗一生成的半加器模塊和邏輯門設(shè)計實現(xiàn)一個全加器,仿真驗證其功能,并下載到實驗板測試,要求用撥碼開關(guān)設(shè)定輸入信號,發(fā)光二極管顯示輸出信號。 :用3線8線譯碼器和邏輯門設(shè)計實現(xiàn)函數(shù)F,仿真驗證其功能,下載到實驗板測試。要求用撥碼開關(guān) 設(shè)定輸入信號,發(fā)光二極管顯示輸出信號。二:報告內(nèi)容 :實驗一(2)的原理圖用兩個已經(jīng)生成的半加器圖形模塊
2、單元和一個雙輸入或門即可實現(xiàn)全加器 :仿真波形圖以及分析 波形圖: 波形分析:通過分析ab ci三個輸入在8中不同組合下的輸出,發(fā)現(xiàn)與全加器的真值表吻合,說明實現(xiàn)了全加器的邏輯功能。同時看見波形中出現(xiàn)了毛刺(冒險),這也與事實一致。 :故障及問題分析 第一次在做全加器的時候發(fā)現(xiàn)找不到已經(jīng)生成的半加器模塊,后來發(fā)現(xiàn)是因為在建立工程時這兩個項目沒有建在同一個文件夾里,在調(diào)用的時候就找不到。后來我將全加器工程建在同一個文件夾里解決了此問題。實驗二:用VHDL設(shè)計和實現(xiàn)組合邏輯電路一:實驗要求 :用VHDL設(shè)計一個8421碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器,仿真驗證其功能。:用VHDL設(shè)計一個4位二進制奇校驗
3、器,要求在為奇數(shù)個1時輸出為1,偶數(shù)個1時輸出為0,仿真驗證其功能。 :用VHDL設(shè)計一個數(shù)碼管譯碼器,仿真驗證其功能,下載到實驗板測試,要求用撥碼開關(guān)設(shè)定輸入信號,數(shù)碼管顯示輸出信號,并且只使一個數(shù)碼管有顯示,其余為熄滅狀態(tài)。二:故障及問題分析在剛開始實現(xiàn)讓一個數(shù)碼管顯示的時候,我本來準備再設(shè)置6個輸入和輸出,通過實驗板上的撥碼來輸入信息分別控制不同的數(shù)碼管的的開閉狀態(tài),但是后來發(fā)現(xiàn)這樣效率很低而且實驗板上的撥碼開關(guān)數(shù)量根本不夠。在老師的提醒下,我最終在VHDL里直接增加了一個向量輸出”011111”來直接控制cat05六個管腳,從而達到了實驗的要求。實驗三:用VHDL設(shè)計和實現(xiàn)時序邏輯電路
4、一:實驗要求 :用VHDL語言設(shè)計實現(xiàn)一個8421十進制計數(shù)器,要求有高電平復(fù)位功能,仿真驗證其功能。:用VHDL語言設(shè)計實現(xiàn)一個分頻系數(shù)為12,輸出為占空比50%方波的分頻器,有高電平復(fù)位功能,仿真驗證其功能。:將(1),(2)和數(shù)碼管譯碼器三個電路進行連接,仿真驗證其功能,并下載到實驗板進行測試,要求第三個數(shù)碼管顯示數(shù)字。二:報告內(nèi)容實驗三(3)模塊端口說明及模塊代碼模塊一:div12為一個有高電平復(fù)位功能的分頻系數(shù)為12的分屏器,其輸出是一個占空比50%的方波。此模塊輸入連接一個時鐘輸入,即可在輸出端得到一個周期更大的方波輸出。library ieee;use ieee.std_logi
5、c_1164.all;use ieee.std_logic_unsigned.all;entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic );end div12;architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic;begin process(clk,clear) begin if(clear=1) then temp=0; elsif clkevent and clk=1 then i
6、f(temp=5) then temp=0; clktmp=not clktmp; else temp=temp+1; end if; end if; end process; clk_out=clktmp; end;模塊二:count10是一個有高電平復(fù)位功能的8421十進制計數(shù)器,將分頻器的輸出作為時鐘信號接為計數(shù)器的輸入,即可在輸出端得到計數(shù)的下一狀態(tài)的輸出。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 is port( clk,clear:in std_lo
7、gic; q:out std_logic_vector(3 downto 0) );end count10;architecture struct of count10 is signal q_temp:std_logic_vector(3 downto 0);begin process(clk) begin if (clkevent and clk=1) then if clear=1 then q_temp=0000; elsif q_temp=1001 then q_temp=0000; else q_temp=q_temp+1; end if; end if; end process;
8、 qbbbbbbbbbbb=0000000; end case; end process; end; 連接圖如下::仿真波形圖 :波形圖分析 由仿真波形圖可以看出,輸入的時鐘信號經(jīng)過分頻器后產(chǎn)生了周期為輸入12倍的時鐘信號,然后進行了上升沿有效的從09的10進制計數(shù),每個計數(shù)數(shù)字都對應(yīng)一個7位輸出來控制數(shù)碼管。同時此電路還具有同步高電平復(fù)位的功能。故障及問題分析一開始發(fā)現(xiàn)仿真之后計數(shù)器輸出和數(shù)碼管輸出都全是0,仔細檢測后發(fā)現(xiàn)是因為沒有使用總線進行連接,使用總線后解決了問題。實驗四:用VHDL設(shè)計與實現(xiàn)相關(guān)電路一:實驗要求:用VHDL實現(xiàn)6個數(shù)碼管的串行掃描,讓6個數(shù)碼管顯示不同的數(shù)字,仿真并驗
9、證功能,并下載到實驗板測試。:實現(xiàn)數(shù)碼管的滾動顯示(選做)二:報告內(nèi)容:實驗四模塊端口說明每個數(shù)碼管對應(yīng)不同的數(shù)字顯示每個數(shù)字對應(yīng)一個6位輸出來控制不同數(shù)碼管05計數(shù):VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shumaguan isport ( clk:in std_logic; control_out:out std_logic_vector(5 downto 0); /管腳控制 seg:out std_logic_vector(6 downto 0) / 數(shù)碼
10、管顯示 );end shumaguan;architecture a of shumaguan issignal control:std_logic_vector(5 downto 0); signal count:integer range 0 to 5; begin p1:process(clk) /P1實現(xiàn)計數(shù)功能 begin if (clkevent and clk=1) then if count=5 then count=0; else countcontrolcontrolcontrolcontrolcontrolcontrol=111110; end case; end pro
11、cess; control_outsegsegsegsegsegsegseg=0000000; end case; end process;end;:仿真波形圖:仿真波形分析通過仿真波形我們可以看出,在輸入時鐘的每個上升沿,由于內(nèi)部的計數(shù)器功能,使得每一個計數(shù)對應(yīng)著不同的管腳控制輸出,而不同的管腳控制信號又對應(yīng)著不同的數(shù)碼管顯示的信號,從而達到6個數(shù)碼管顯示不同數(shù)字的功能,如果輸入時鐘的頻率夠大,就能實現(xiàn)6個數(shù)字的同時顯示。:故障以及問題分析在進行下實驗板測試的時候,我發(fā)現(xiàn)我下載完后總是會使得點陣發(fā)光,而且頻率高的時候小數(shù)點會亮,然而其他同學都沒有遇到。我在檢查完代碼與仿真后發(fā)現(xiàn)并沒有問題,最后只有換了一個實驗板,之后結(jié)果就對了,我想可能是實驗板出了問題??偨Y(jié)與結(jié)論 本學期的數(shù)字電路實驗課讓我受益匪淺。它讓我熟悉了quartus這款新的軟件,也讓我學會了VHDL這門新的語言,同時這門實驗課讓我在數(shù)字電路課程上學習到的理論知識有了實際的
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