嵌入式課后答案[題目借鑒]

1、第一章1. 簡(jiǎn)述嵌入式的定義以應(yīng)用為中心、以計(jì)算機(jī)技術(shù)為基礎(chǔ)，軟件硬件可裁剪，適應(yīng)應(yīng)用系統(tǒng)對(duì)功能、可靠性、成本、體積、功耗嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。2. 舉例說明嵌入式系統(tǒng)的“嵌入性”、“專用性”、“計(jì)算機(jī)系統(tǒng)”的基本特征。按照嵌入式系統(tǒng)的定義，嵌入式系統(tǒng)有3個(gè)基本特點(diǎn)，即“嵌入性”、“專用性”與“計(jì)算機(jī)”。“嵌入性”由早期微型機(jī)時(shí)代的嵌入式計(jì)算機(jī)應(yīng)用而來，專指計(jì)算機(jī)嵌入到對(duì)象體系中，實(shí)現(xiàn)對(duì)象體系的智能控制。當(dāng)嵌入式系統(tǒng)變成一個(gè)獨(dú)立應(yīng)用產(chǎn)品時(shí)，可將嵌入性理解為內(nèi)部嵌有微處理器或計(jì)算機(jī)?！坝?jì)算機(jī)”是對(duì)象系統(tǒng)智能化控制的根本保證。隨著單片機(jī)向MCU、SoC發(fā)展，片內(nèi)計(jì)算機(jī)外圍電路、接口電路、控制單

2、元日益增多，“專用計(jì)算機(jī)系統(tǒng)”演變成為“內(nèi)含微處理器”的現(xiàn)代電子系統(tǒng)。與傳統(tǒng)的電子系統(tǒng)相比較，現(xiàn)代電子系統(tǒng)由于內(nèi)含微處理器，能實(shí)現(xiàn)對(duì)象系統(tǒng)的計(jì)算機(jī)智能化控制能力?！皩Ｓ眯浴笔侵冈跐M足對(duì)象控制要求及環(huán)境要求下的軟硬件裁剪性。嵌入式系統(tǒng)的軟、硬件配置必須依據(jù)嵌入對(duì)象的要求，設(shè)計(jì)成專用的嵌入式應(yīng)用系統(tǒng)。3. 簡(jiǎn)述嵌入式系統(tǒng)發(fā)展各階段的特點(diǎn)。（1）無操作系統(tǒng)階段：使用簡(jiǎn)便、價(jià)格低廉；（2）簡(jiǎn)單操作系統(tǒng)階段：初步具有了一定的兼容性和擴(kuò)展性，內(nèi)核精巧且效率高，大大縮短了開發(fā)周期，提高了開發(fā)效率。（3）實(shí)時(shí)操作系統(tǒng)階段：系統(tǒng)能夠運(yùn)行在各種不同類型的微處理器上，具備了文件和目錄管理、設(shè)備管理、多任務(wù)、網(wǎng)絡(luò)、圖

3、形用戶界面Graphic User Interface，GUI）等功能，并提供了大量的應(yīng)用程序接口Application Programming Interface，API），從而使應(yīng)用軟件的開發(fā)變得更加簡(jiǎn)單。（4）面向Internet階段：進(jìn)入21世紀(jì)，Internet技術(shù)與信息家電、工業(yè)控制技術(shù)等的結(jié)合日益緊密，嵌入式技術(shù)與Internet技術(shù)的結(jié)合正在推動(dòng)著嵌入式系統(tǒng)的飛速發(fā)展4. 簡(jiǎn)述嵌入式系統(tǒng)的發(fā)展趨勢(shì)。（1）新的微處理器層出不窮，精簡(jiǎn)系統(tǒng)內(nèi)核，優(yōu)化關(guān)鍵算法，降低功耗和軟硬件成本。（2）Linux、Windows CE、Palm OS等嵌入式操作系統(tǒng)迅速發(fā)展。（3）嵌入式系統(tǒng)的開發(fā)成

4、了一項(xiàng)系統(tǒng)工程，開發(fā)廠商不僅要提供嵌入式軟硬件系統(tǒng)本身，同時(shí)還要提供強(qiáng)大的硬件開發(fā)工具和軟件支持包。5.簡(jiǎn)述SOC和IP核的區(qū)別。SOC是指在單芯片上集成數(shù)字信號(hào)處理器、微控制器、存儲(chǔ)器、數(shù)據(jù)轉(zhuǎn)換器、接口電路等電路模塊，可以直接實(shí)現(xiàn)信號(hào)采集、轉(zhuǎn)換、存儲(chǔ)、處理等功能。IP核是指具有知識(shí)產(chǎn)權(quán)的、功能具體、接口規(guī)范、可在多個(gè)集成電路設(shè)計(jì)中重復(fù)使用的功能模塊，是實(shí)現(xiàn)系統(tǒng)芯片（SOC）的基本構(gòu)件。 6. 簡(jiǎn)述嵌入式計(jì)算機(jī)系統(tǒng)硬件層的組成和功能。硬件層中包含嵌入式微處理器、存儲(chǔ)器（SDRAM、ROM、Flash等）、通用設(shè)備接口和I/O接口（A/D、D/A、I/O等）。（1）嵌入式微處理器是嵌入式系統(tǒng)硬件

5、層的核心，嵌入式微處理器將通用CPU中許多由板卡完成的任務(wù)集成到芯片內(nèi)部，從而有利于系統(tǒng)設(shè)計(jì)趨于小型化、高效率和高可靠性（2）嵌入式系統(tǒng)的存儲(chǔ)器包含Cache、主存儲(chǔ)器和輔助存儲(chǔ)器，用來存放和執(zhí)行代碼。（3）與外界交互所需要的通用設(shè)備接口7. 簡(jiǎn)述cache的功能與分類。（1）Cache是一種位于主存儲(chǔ)器和嵌入式微處理器內(nèi)核之間的快速存儲(chǔ)器陣列，存放的是最近一段時(shí)間微處理器使用最多的程序代碼和數(shù)據(jù)。在需要進(jìn)行數(shù)據(jù)讀取操作時(shí)，微處理器盡可能的從Cache中讀 取數(shù)據(jù)，而不是從主存中讀取，減小存儲(chǔ)器（如主存和輔助存儲(chǔ)器）給微處理器內(nèi)核造成的存儲(chǔ)器訪問瓶頸，提高微處理器和主存之間的數(shù)據(jù)傳輸速率，使處

6、理速度更快，實(shí)時(shí)性更強(qiáng)（2）Cache一般集成在嵌入式微處理器內(nèi)，可分為數(shù)據(jù)Cache、指令Cache或混合Cache，Cache的存儲(chǔ)容量大小依不同處理器而定。8. 簡(jiǎn)述嵌入式計(jì)算機(jī)系統(tǒng)中間層的組成和功能。中間層也稱為硬件抽象層（Hardware Abstract Layer，HAL）或板級(jí)支持包（Board Support Package，BSP），位于硬件層和軟件層之間，將系統(tǒng)上層軟件與底層硬件分離開來。BSP作為上層軟件與硬件平臺(tái)之間的接口，需要為操作系統(tǒng)提供操作和控制具體硬件的方法。不同的操作系統(tǒng)具有各自的軟件層次結(jié)構(gòu)，BSP需要為不同的操作系統(tǒng)提供特定的硬件接口形式。BSP使上層軟

7、件開發(fā)人員無需關(guān)心底層硬件的具體情況，根據(jù)BSP層提供的接口即可進(jìn)行開發(fā)。BSP是一個(gè)介于操作系統(tǒng)和底層硬件之間的軟件層次，包括了系統(tǒng)中大部分與硬件聯(lián)系緊密的軟件模塊。BSP一般包含相關(guān)底層硬件的初始化、數(shù)據(jù)的輸入輸出操作和硬件設(shè)備的配置等功能。9.簡(jiǎn)述嵌入式計(jì)算機(jī)系統(tǒng)系統(tǒng)軟件層的組成和功能。系統(tǒng)軟件層通常包含有實(shí)時(shí)多任務(wù)操作系統(tǒng)（Real-time Operation System，RTOS）、文件系統(tǒng)、圖形用戶接口（Graphic User Interface，GUI）、網(wǎng)絡(luò)系統(tǒng)及通用組件模塊組成。（1）嵌入式操作系統(tǒng)（Embedded Operating System，EOS）EOS負(fù)責(zé)

8、嵌入式系統(tǒng)的軟件、硬件的資源分配、任務(wù)調(diào)度，控制協(xié)調(diào)。（2）文件系統(tǒng)嵌入式文件系統(tǒng)與通用操作系統(tǒng)的文件系統(tǒng)不完全相同，主要提供文件存儲(chǔ)、檢索和更新等功能，一般不提供保護(hù)和加密等安全機(jī)制。(3）圖形用戶接口（GUI）GUI使用戶可以通過窗口、菜單、按鍵等方式來方便地操作計(jì)算機(jī)或者嵌入式系統(tǒng)。10. 簡(jiǎn)述RTOS的定義與特點(diǎn)。RTOS是指能夠在指定或者確定的時(shí)間內(nèi)完成系統(tǒng)功能和對(duì)外部或內(nèi)部、同步或異步時(shí)間做出響應(yīng)的系統(tǒng)，系統(tǒng)能夠處理和存儲(chǔ)控制系統(tǒng)所需要的大量數(shù)據(jù)。特點(diǎn)：（1）約束性RTOS任務(wù)的約束包括時(shí)間約束、資源約束、執(zhí)行順序約束和性能約束。（2）可預(yù)測(cè)性可預(yù)測(cè)性是指RTOS完成實(shí)時(shí)任務(wù)所需要

9、的執(zhí)行時(shí)間應(yīng)是可知的。（3）可靠性（4）交互性11. 常用的RTOS調(diào)度技術(shù)有哪些？各有什么特點(diǎn)？（1）搶占式調(diào)度和非搶占式調(diào)度搶占式調(diào)度通常是優(yōu)先級(jí)驅(qū)動(dòng)的調(diào)度。每個(gè)任務(wù)都有優(yōu)先級(jí)，任何時(shí)候具有最高優(yōu)先級(jí)且已啟動(dòng)的任務(wù)先執(zhí)行。搶占式調(diào)度實(shí)時(shí)性好、反應(yīng)快，調(diào)度算法相對(duì)簡(jiǎn)單，可優(yōu)先保證高優(yōu)先級(jí)任務(wù)的時(shí)間約束，其缺點(diǎn)是上下文切換多。而非搶占式調(diào)度是指不允許任務(wù)在執(zhí)行期間被中斷，任務(wù)一旦占用微處理器就必須執(zhí)行完畢或自愿放棄，其優(yōu)點(diǎn)是上下文切換少，缺點(diǎn)是微處理器有效資源利用率低，可調(diào)度性不好。(2）靜態(tài)表驅(qū)動(dòng)策略和優(yōu)先級(jí)驅(qū)動(dòng)策略靜態(tài)表驅(qū)動(dòng)策略是一種離線調(diào)度策略，指在系統(tǒng)運(yùn)行前根據(jù)各任務(wù)的時(shí)間約束及關(guān)聯(lián)關(guān)

10、系，采用某種搜索策略生成一張運(yùn)行時(shí)刻表。在系統(tǒng)運(yùn)行時(shí)，調(diào)度器只需根據(jù)這張時(shí)刻表啟動(dòng)相應(yīng)的任務(wù)即可。優(yōu)先級(jí)驅(qū)動(dòng)策略指按照任務(wù)優(yōu)先級(jí)的高低確定任務(wù)的執(zhí)行順序。優(yōu)先級(jí)驅(qū)動(dòng)策略又分為靜態(tài)優(yōu)先級(jí)調(diào)度策略和動(dòng)態(tài)優(yōu)先級(jí)調(diào)度策略。靜態(tài)優(yōu)先級(jí)調(diào)度是指任務(wù)的優(yōu)先級(jí)分配好之后，在任務(wù)的運(yùn)行過程中，優(yōu)先級(jí)不會(huì)發(fā)生改變。靜態(tài)優(yōu)先級(jí)調(diào)度又稱為固定優(yōu)先級(jí)調(diào)度。動(dòng)態(tài)優(yōu)先級(jí)調(diào)度是指任務(wù)的優(yōu)先級(jí)可以隨著時(shí)間或系統(tǒng)狀態(tài)的變化而發(fā)生變化。12. 馮諾依曼結(jié)構(gòu)與哈佛結(jié)構(gòu)各有什么特點(diǎn)？（1）哈佛結(jié)構(gòu)的主要特點(diǎn)是將程序和數(shù)據(jù)存儲(chǔ)在不同的存儲(chǔ)空間中，即程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器是兩個(gè)相互獨(dú)立的存儲(chǔ)器，每個(gè)存儲(chǔ)器獨(dú)立編址、獨(dú)立訪問。（2）馮諾依曼

11、結(jié)構(gòu)的計(jì)算機(jī)由CPU和存儲(chǔ)器構(gòu)成，其程序和數(shù)據(jù)共用一個(gè)存儲(chǔ)空間，程序指令存儲(chǔ)地址和數(shù)據(jù)存儲(chǔ)地址指向同一個(gè)存儲(chǔ)器的不同物理位置；采用單一的地址及數(shù)據(jù)總線，程序指令和數(shù)據(jù)的寬度相同。程序計(jì)數(shù)器（PC）是CPU內(nèi)部指示指令和數(shù)據(jù)的存儲(chǔ)位置的寄存器13. RISC架構(gòu)與CISC架構(gòu)相比有什么優(yōu)點(diǎn)？復(fù)雜指令集計(jì)算機(jī)（Complex Instruction Set Computer，CISC）；精簡(jiǎn)指令集計(jì)算機(jī)（Reduced Instruction Set Computer，RISC）RISC優(yōu)點(diǎn):(1)結(jié)構(gòu)更加簡(jiǎn)單合理，從而提高運(yùn)算效率;(2)優(yōu)先選取使用頻率最高的、很有用但不復(fù)雜的指令，避免使用復(fù)雜

12、指令;(3)固定指令長(zhǎng)度，減少指令格式和尋址方式種類；(4) 指令之間各字段的劃分比較一致，各字段的功能也比較規(guī)整；(5)采用Load/Store指令訪問存儲(chǔ)器，其余指令的操作都在寄存器之間進(jìn)行；(6)增加CPU中通用寄存器數(shù)量，算術(shù)邏輯運(yùn)算指令的操作數(shù)都在通用寄存器中存取；(7)大部分指令控制在一個(gè)或小于一個(gè)機(jī)器周期內(nèi)完成；(8)以硬布線控制邏輯為主，不用或少用微碼控制；(9)采用高級(jí)語(yǔ)言編程，重視編譯優(yōu)化工作，以減少程序執(zhí)行時(shí)間。14. 簡(jiǎn)述流水線技術(shù)的基本概念。流水線技術(shù)的基本概念是將一個(gè)重復(fù)的時(shí)序分解成若干個(gè)子過程，而每一個(gè)子過程都可有效地在其專用功能段上與其他子過程同時(shí)執(zhí)行。15.

13、試說明指令流水線的執(zhí)行過程。在流水線技術(shù)中，流水線要求可分成若干相互聯(lián)系的子過程，實(shí)現(xiàn)子過程的功能所需時(shí)間盡可能相等。形成流水處理，需要一段準(zhǔn)備時(shí)間。指令流發(fā)生不能順序執(zhí)行時(shí)，會(huì)使流水線過程中斷，再形成流水線過程則需要時(shí)間。（執(zhí)行、取操作數(shù)、指令譯碼、取指令）16. 大端存儲(chǔ)法與小端存儲(chǔ)法有什么不同？對(duì)存儲(chǔ)數(shù)據(jù)有什么要求與影響？ 小端：較高的有效字節(jié)存放在較高的的存儲(chǔ)器地址，較低的有效字節(jié)存放在較低的存儲(chǔ)器地址。大端：較高的有效字節(jié)存放在較低的存儲(chǔ)器地址，較低的有效字節(jié)存放在較高的存儲(chǔ)器地址。第二章1、ARM微處理器的特點(diǎn)A 體積小、低功耗、低成本、高性能；B 支持Thumb(16位)/ARM

14、（犯位）雙指令集，能很好地兼容8位/16位器件；C 大量使用寄存器，指令執(zhí)行速度更快；D 大多數(shù)數(shù)據(jù)操作都在寄存器中完成；E 尋址方式靈活簡(jiǎn)單、執(zhí)行效率高。2、畫出ARM體系結(jié)構(gòu)方框圖，并說明各部分功能（23）1ALUARM體系結(jié)構(gòu)的ALU與常用的ALU邏輯結(jié)構(gòu)基本相同，由兩個(gè)操作數(shù)鎖存器、加法器、邏輯功能、結(jié)果及零檢測(cè)邏輯構(gòu)成。ALU的最小數(shù)據(jù)通路周期包含寄存器讀時(shí)間、移位器延遲、ALU延遲、寄存器寫建立時(shí)間、雙相時(shí)鐘間非重疊時(shí)間等幾部分。2桶形移位寄存器ARM采用了3232位桶形移位寄存器，左移右移n位、環(huán)移n位和算術(shù)右移n位等都可以一次完成，可以有效的減少移位的延遲時(shí)間。在桶形移位寄存器

15、中，所有的輸入端通過交叉開關(guān)（Crossbar）與所有的輸出端相連。交叉開關(guān)采用NMOS晶體管來實(shí)現(xiàn)。3高速乘法器ARM為了提高運(yùn)算速度，采用兩位乘法的方法，2位乘法可根據(jù)乘數(shù)的2位來實(shí)現(xiàn)“加移位”運(yùn)算。ARM的高速乘法器采用328位的結(jié)構(gòu)，完成322位乘法也只需5個(gè)時(shí)鐘周期4浮點(diǎn)部件在ARM體系結(jié)構(gòu)中，浮點(diǎn)部件作為選件可根據(jù)需要選用，F(xiàn)PA10浮點(diǎn)加速器以協(xié)處理器方式與ARM相連，并通過協(xié)處理器指令的解釋來執(zhí)行。浮點(diǎn)的Load/Store指令使用頻度要達(dá)到67，故FPA10內(nèi)部也采用Load/Store結(jié)構(gòu)，有8個(gè)80位浮點(diǎn)寄存器組，指令執(zhí)行也采用流水線結(jié)構(gòu)。5控制器ARM的控制器采用硬接線

16、的可編程邏輯陣列PLA，其輸入端有14根、輸出端有40根，分散控制Load/Store多路、乘法器、協(xié)處理器以及地址、寄存器ALU和移位器。6寄存器ARM內(nèi)含37個(gè)寄存器，包括31個(gè)通用32位寄存器和6個(gè)狀態(tài)寄存器7、分析ARM11的內(nèi)核結(jié)構(gòu)（P26）8、分析cortex-M4處理器內(nèi)部結(jié)構(gòu)(P33)14、 ARM微處理器支持哪幾種運(yùn)行模式？各運(yùn)行模式有什么特點(diǎn)？ 答：1)用戶模式：ARM處理器正常程序執(zhí)行模式; 2)快速中斷模式：用于高速數(shù)據(jù)傳輸或通道處理; 3)外部中斷模式：用于通用的中斷處理; 4)管理模式：操作系統(tǒng)使用的保護(hù)模式; 5)數(shù)據(jù)訪問終止模式：當(dāng)數(shù)據(jù)或指令預(yù)取終止時(shí)進(jìn)入該模式

17、，可用于虛擬存儲(chǔ)及存儲(chǔ)保護(hù); 6)系統(tǒng)模式：運(yùn)行具有特權(quán)的操作系統(tǒng)任務(wù); 7)未定義指令中止模式：當(dāng)未定義的指令執(zhí)行時(shí)進(jìn)入該模式，可用于支持硬件協(xié)處理器的軟件仿真。15、 RM微處理器有哪幾種工作狀態(tài)？各工作狀態(tài)有什么特點(diǎn)答：ARM處理器有32位ARM和16位Thumb兩種工作狀態(tài)。在32位ARM狀態(tài)下執(zhí)行字對(duì)齊的ARM指在16位Thumb狀態(tài)下執(zhí)行半字對(duì)齊的Thumb指令。16、 試分析ARM寄存器組織結(jié)構(gòu)圖，并說明寄存器分組與功能。 答：1通用寄存器 通用寄存器（R0R15）可分成不分組寄存器R0R7、分組寄存器R8R14和程序計(jì)數(shù)器R15 三類。（1）不分組寄存器R0R7 不分組寄存器R

18、0R7是真正的通用寄存器，可以工作在所有的處理器模式下，沒有隱含的特殊用途。（2） 分組寄存器R8R14 分組寄存器R8R14取決于當(dāng)前的處理器模式，每種模式有專用的分組寄存器用于快速異常處理（3）程序計(jì)數(shù)器R15 讀程序計(jì)數(shù)器：讀PC主要用于快速地對(duì)臨近的指令和數(shù)據(jù)進(jìn)行位置無關(guān)尋址，包括程序中的位置無關(guān)轉(zhuǎn)移。寫程序計(jì)數(shù)器：寫R15的通常結(jié)果是將寫到R15中的值作為指令地址，并以此地址發(fā)生轉(zhuǎn)移。2程序狀態(tài)寄存器寄存器R16用作程序狀態(tài)寄存器CPSR（當(dāng)前程序狀態(tài)寄存器）。在所有處理器模式下都可以訪問CPSR。17、 簡(jiǎn)述程序狀態(tài)寄存器的位功能（1）條件碼標(biāo)志N、Z、C、V（Negative、Z

19、ero、Carry、oVerflow）均為條件碼標(biāo)志位（Condition Code Flags），它們的內(nèi)容可被算術(shù)或邏輯運(yùn)算的結(jié)果所改變，并且可以決定某條指令是否被執(zhí)行。CPSR中的條件碼標(biāo)志可由大多數(shù)指令檢測(cè)以決定指令是否執(zhí)行。在ARM狀態(tài)下，絕大多數(shù)的指令都是有條件執(zhí)行的。在Thumb狀態(tài)下，僅有分支指令是有條件執(zhí)行的。通常條件碼標(biāo)志通過執(zhí)行比較指令（CMN、CMP、TEQ、TST）、一些算術(shù)運(yùn)算、邏輯運(yùn)算和傳送指令進(jìn)行修改。條件碼標(biāo)志的通常含義如下： N：如果結(jié)果是帶符號(hào)二進(jìn)制補(bǔ)碼，那么，若結(jié)果為負(fù)數(shù)，則N=1；若結(jié)果為正數(shù)或0，則N0。 Z：若指令的結(jié)果為0，則置1（通常表示比較的

20、結(jié)果為“相等”），否則置0。 C：可用如下4種方法之一設(shè)置： 一加法（包括比較指令CMN）。若加法產(chǎn)生進(jìn)位（即無符號(hào)溢出），則C置1；否則置0。 一減法（包括比較指令CMP）。若減法產(chǎn)生借位（即無符號(hào)溢出），則C置0；否則置1。 一對(duì)于結(jié)合移位操作的非加法減法指令，C置為移出值的最后1位。 一對(duì)于其他非加法減法指令，C通常不改變。 V：可用如下兩種方法設(shè)置，即 一對(duì)于加法或減法指令，當(dāng)發(fā)生帶符號(hào)溢出時(shí)，V置1，認(rèn)為操作數(shù)和結(jié)果是補(bǔ)碼形式的帶符號(hào)整數(shù)。 一對(duì)于非加法減法指令，V通常不改變。 （3）控制位 程序狀態(tài)寄存器PSR（Program Status Register）的最低8位I、F、T和

21、M4：0用作控制位。當(dāng)異常出現(xiàn)時(shí)改變控制位。處理器在特 權(quán)模式下時(shí)也可由軟件改變。n a中斷禁止位 I：置1，則禁止IRQ中斷； F：置1，則禁止FIQ中斷。n bT位 T=0 指示ARM執(zhí)行； T=1 指示Thumb執(zhí)行。n c模式控制位 M4、M3、M2、Ml和M0（M4:0）是模式位，決定處理器的工作模式。20、ARM體系結(jié)構(gòu)支持幾種類型的異常，并說明其異常處理模式和優(yōu)先級(jí)狀態(tài)？ 答，支持7種類型的異常異常處理過程：（進(jìn)入異常）PCLR，CPRSSPSR，設(shè)置CPSR的運(yùn)行模式位，跳轉(zhuǎn)到相應(yīng)的異常處理程序，（異常返回）LRPC，SPSRCPSR，若在進(jìn)入異常處理時(shí)設(shè)置中斷禁止位，要在此清

22、楚，復(fù)位異常處理程序不需要返回。Reset數(shù)據(jù)中指快速中斷請(qǐng)求（）中斷請(qǐng)求（IRQ）指令預(yù)取中止未定義指令和軟件中止。、21、簡(jiǎn)述異常類型的含義n （1）復(fù)位n 當(dāng)處理器的復(fù)位電平有效時(shí)，產(chǎn)生復(fù)位異常，ARM處理器立刻停止執(zhí)行當(dāng)前指令。復(fù)位后，ARM處理器在禁止中斷的管理模式下，程序跳轉(zhuǎn)到復(fù)位異常處理程序處執(zhí)行（從地址0x00000000或0xFFFF0000開始執(zhí)行指令）。n （2）未定義指令異常n 當(dāng)ARM處理器或協(xié)處理器遇到不能處理的指令時(shí)，產(chǎn)生未定義指令異常。當(dāng)ARM處理器執(zhí)行協(xié)處理器指令時(shí)，它必須等待任一外部協(xié)處理器應(yīng)答后，才能真正執(zhí)行這條指令。若協(xié)處理器沒有響應(yīng)，就會(huì)出現(xiàn)未定義指令

23、異常。若試圖執(zhí)行未定義的指令，也會(huì)出現(xiàn)未定義指令異常。未定義指令異?？捎糜谠跊]有物理協(xié)處理器（硬件）的系統(tǒng)上，對(duì)協(xié)處理器進(jìn)行軟件仿真，或在軟件仿真時(shí)進(jìn)行指令擴(kuò)展。n （3）軟件中斷異常（SoftWare Interrupt，SWI）n 軟件中斷異常由執(zhí)行SWI指令產(chǎn)生，可使用該異常機(jī)制實(shí)現(xiàn)系統(tǒng)功能調(diào)用，用于用戶模式下的程序調(diào)用特權(quán)操作指令，以請(qǐng)求特定的管理（操作系統(tǒng)）函數(shù)。n （4）指令預(yù)取中止n 若處理器預(yù)取指令的地址不存在，或該地址不允許當(dāng)前指令訪問，存儲(chǔ)器會(huì)向處理器發(fā)出存儲(chǔ)器中止（Abort）信號(hào)，但當(dāng)預(yù)取的指令被執(zhí)行時(shí)，才會(huì)產(chǎn)生指令預(yù)取中止異常。n （5）數(shù)據(jù)中止（數(shù)據(jù)訪問存儲(chǔ)器中止）

24、n 若處理器數(shù)據(jù)訪問指令的地址不存在，或該地址不允許當(dāng)前指令訪問時(shí)，產(chǎn)生數(shù)據(jù)中止異常。存儲(chǔ)器系統(tǒng)發(fā)出存儲(chǔ)器中止信號(hào)。響應(yīng)數(shù)據(jù)訪問（加載或存儲(chǔ)）激活中止，標(biāo)記數(shù)據(jù)為無效。在后面的任何指令或異常改變CPU狀態(tài)之前，數(shù)據(jù)中止異常發(fā)生。n （6）外部中斷請(qǐng)求（IRQ）異常n 當(dāng)處理器的外部中斷請(qǐng)求引腳有效，且CPSR中的I位為0時(shí)，產(chǎn)生IRQ異常。系統(tǒng)的外設(shè)可通過該異常請(qǐng)求中斷服務(wù)。IRQ異常的優(yōu)先級(jí)比FIQ異常的低。當(dāng)進(jìn)入FIQ處理時(shí)，會(huì)屏蔽掉IRQ異常。n （7）快速中斷請(qǐng)求（FIQ）異常n 當(dāng)處理器的快速中斷請(qǐng)求引腳有效，且CPSR中的F位為0時(shí)，產(chǎn)生FIQ異常。FIQ支持?jǐn)?shù)據(jù)傳送和通道處理，并

25、有足夠的私有寄存器。22、簡(jiǎn)述ARM微處理器處理異常的操作過程。1、將下一條指令的地址存入相應(yīng)連接寄存器LR，以便程序在處理異常返回時(shí)能從正確的位置重新開始執(zhí)行。若異常是從ARM狀態(tài)進(jìn)入，LR寄存器中保存的是下一條指令的地址（當(dāng)前PC4或PC8，與異常的類型有關(guān)）；若異常是從Thumb狀態(tài)進(jìn)入，則在LR寄存器中保存當(dāng)前PC的偏移量，這樣，異常處理程序就不需要確定異常是從何種狀態(tài)進(jìn)入的。例如：在軟件中斷異常SWI，指令 MOV PC，R14_svc總是返回到下一條指令，不管SWI是在ARM狀態(tài)執(zhí)行，還是在Thumb狀態(tài)執(zhí)行。 2、將CPSR復(fù)制到相應(yīng)的SPSR中。 3、根據(jù)異常類型，強(qiáng)制設(shè)置CP

26、SR的運(yùn)行模式位。 4、 強(qiáng)制PC從相關(guān)的異常向量地址取下一條指令執(zhí)行，從而跳轉(zhuǎn)到相應(yīng)的異常處理程序處。24、說明存儲(chǔ)器映射I/O的特點(diǎn)。I/O口使用特定的存儲(chǔ)器地址，當(dāng)從這些地址加載（用于輸入）或向這些地址存儲(chǔ)（用于輸出）時(shí)，完成I/O功能。加載和存儲(chǔ)也可用于執(zhí)行控制功能，代替或者附加到正常的輸入或輸出功能。然而，存儲(chǔ)器映射I/O位置的行為通常不同于對(duì)一個(gè)正常存儲(chǔ)器位置所期望的行為。例如，從一個(gè)正常存儲(chǔ)器位置兩次連續(xù)的加載，每次返回的值相同。而對(duì)于存儲(chǔ)器映射I/O位置，第2次加載的返回值可以不同于第1次加載的返回值43、 簡(jiǎn)述ARM AMBA接口結(jié)構(gòu)與功能。AMBA有AHB（Advanced

27、 High-performance Bus，先進(jìn)高性能總線）、ASB（Advanced System Bus，先進(jìn)系統(tǒng)總線）和APB（Advanced Peripheral Bus，先進(jìn)外圍總線）等三類總線。n ASB是目前ARM常用的系統(tǒng)總線，用來連接高性能系統(tǒng)模塊，支持突發(fā)（Burst）方式數(shù)據(jù)傳送。n AHB不但支持突發(fā)方式的數(shù)據(jù)傳送，還支持分離式總線事務(wù)處理，以進(jìn)一步提高總線的利用效率。特別在高性能的ARM架構(gòu)系統(tǒng)中，AHB有逐步取代ASB的趨勢(shì)，例如在ARM1020E處理器核中。n APB為外圍宏單元提供了簡(jiǎn)單的接口，也可以把APB看作ASB的余部。n AMBA通過測(cè)試接口控制器TI

28、C（Test Interface Controller）提供了模塊測(cè)試的途徑，允許外部測(cè)試者作為ASB總線的主設(shè)備來分別測(cè)試AMBA上的各個(gè)模塊。n AMBA中的宏單元也可以通過JTAG方式進(jìn)行測(cè)試。雖然AMBA的測(cè)試方式通用性稍差些，但其通過并行口的測(cè)試比JTAG的測(cè)試代價(jià)也要低些。44. 簡(jiǎn)述ARM JTAG調(diào)試接口結(jié)構(gòu)、電路與功能。ARM JTAG調(diào)試接口的結(jié)構(gòu)如圖2.7.2所示。它由測(cè)試訪問端口TAP（Test Access Port）控制器、旁路（Bypass）寄存器、指令寄存器、數(shù)據(jù)寄存器以及與JTAG接口兼容的ARM架構(gòu)處理器組成。處理器的每個(gè)引腳都有一個(gè)移位寄存單元（邊界掃描單

29、元（BSC，Boundary Scan Cell），它將JTAG電路與處理器核邏輯電路聯(lián)系起來，同時(shí)，隔離了處理器核邏輯電路與芯片引腳。所有邊界掃描單元構(gòu)成了邊界掃描寄存器BSR，該寄存器電路僅在進(jìn)行JTAG測(cè)試時(shí)有效，在處理器核正常工作時(shí)無效。（1）JTAG的控制寄存器測(cè)試訪問端口TAP控制器對(duì)嵌入在ARM處理器核內(nèi)部的測(cè)試功能電路進(jìn)行訪問控制，是一個(gè)同步狀態(tài)機(jī)。通過測(cè)試模式選擇TMS和時(shí)鐘信號(hào)TCK來控制其狀態(tài)轉(zhuǎn)移，實(shí)現(xiàn)IEEE1149.1標(biāo)準(zhǔn)所確定的測(cè)試邏輯電路的工作時(shí)序。指令寄存器是串行移位寄存器，通過它可以串行輸入執(zhí)行各種操作的指令。數(shù)據(jù)寄存器組是一組串行移位寄存器。操作指令被串行裝

30、入由當(dāng)前指令所選擇的數(shù)據(jù)寄存器，隨著操作的進(jìn)行，測(cè)試結(jié)果被串行移出第三章2 簡(jiǎn)述S3C2410A存儲(chǔ)器控制器的特性。 特性： 支持小大端（通過軟件選擇）。 地址空間：每個(gè)bank有128 MB（總共有8個(gè)bank，共1 GB）。 除bank0只能是16/32位寬之外，其他bank都具有可編程的訪問位寬（8/16/32位）。 總共有8個(gè)存儲(chǔ)器bank（bank0bank7）： 一其中6個(gè)用于ROM，SRAM等； 一剩下2個(gè)用于ROM，SRAM，SDRAM等。 7個(gè)固定的存儲(chǔ)器bank（bank0bank6）起始地址。 最后一個(gè)bank（bank7）的起始地址是可調(diào)整的。 最后兩個(gè)bank（ban

31、k6和bank7）的大小是可編程的。 所有存儲(chǔ)器bank的訪問周期都是可編程的。 總線訪問周期可以通過插入外部等待來擴(kuò)展。 支持SDRAM的自刷新和掉電模式。3 畫出S3C2410A復(fù)位后的存儲(chǔ)器映射圖，并分析不同存儲(chǔ)器的地址范圍。 （P69-70） S3C2410A復(fù)位后，存儲(chǔ)器的映射情況如圖3.2.1所示，bank6和bank7對(duì)應(yīng)不同大小存儲(chǔ)器時(shí)的地址范圍參見表3.2.1。 4 試分析復(fù)位電路的工作過程。 工作過程：在系統(tǒng)上電時(shí)，通過電阻R108向電容C162充電，當(dāng)C162兩端的電壓未達(dá)到高電平的門限電壓時(shí)，RESET端輸出為高電平，系統(tǒng)處于復(fù)位狀態(tài)；當(dāng)C162兩端的電壓達(dá)到高電平的門

32、限電壓時(shí)，RESET端輸出為低電平，系統(tǒng)進(jìn)入正常工作狀態(tài)。當(dāng)用戶按下按鈕RESET時(shí)，C162兩端的電荷被放掉，RESET端輸出為高電平，系統(tǒng)進(jìn)入復(fù)位狀態(tài)，再重復(fù)以上的充電過程，系統(tǒng)進(jìn)入正常工作狀態(tài)。6 簡(jiǎn)述S3C2410A時(shí)鐘電路的特點(diǎn)。特點(diǎn)：產(chǎn)生CPU所需的FCLK時(shí)鐘信號(hào)。AHB總線外圍設(shè)備所需的HCLK時(shí)鐘信號(hào)，以及APB總線外圍設(shè)備所需的PCLK時(shí)鐘信號(hào)。微處理器的主時(shí)鐘可以由外部時(shí)鐘源提供，也可以由外部振蕩器提供。 OM3:2=00時(shí)，MPLL和UPLL的時(shí)鐘均選擇外部晶體振蕩器； OM3:2=0l時(shí)，MPLL的時(shí)鐘選擇外部晶體振蕩器；UPLL選擇外部時(shí)鐘源 OM3:2=10時(shí)，M

33、PLL的時(shí)鐘選擇外部時(shí)鐘源；UPLL選擇外部晶體振蕩器； OM3:2=11時(shí)，MPLL和UPLL的時(shí)鐘均選擇外部時(shí)鐘源。7 S3C2410A的電源管理模塊具有哪幾種工作模式？各有什么特點(diǎn)？ 正常模式：在這個(gè)模式，由于所有外圍設(shè)備都處于開啟狀態(tài)，因此功耗達(dá)到最大。若不需要定時(shí)器，那么用戶可以斷開定時(shí)器的時(shí)鐘，以降低功耗慢速模式：稱無PLL模式，在慢速模式不使用PLL，而使用外部時(shí)鐘（XTIPLL或EXTCLK）直接作為S3C2410A中的FCLK。在這種模式下，功耗大小僅取決外部時(shí)鐘的頻率，功耗與PLL無關(guān)。空閑模式：電源管理模塊只斷開CPU內(nèi)核的時(shí)鐘（FCLK），但仍為所有其他外圍設(shè)備提供時(shí)鐘

34、?？臻e模式降低了由CPU內(nèi)核產(chǎn)生的功耗。任何中斷請(qǐng)求可以從空閑模式喚醒CPU。掉電模式：電源管理模塊斷開內(nèi)部電源。除喚醒邏輯以外，CPU和內(nèi)部邏輯都不會(huì)產(chǎn)生功耗。激活掉電模式需要兩個(gè)獨(dú)立的電源，一個(gè)電源為喚醒邏輯供電；另一個(gè)為包括CPU在內(nèi)的其他內(nèi)部邏輯供電，并且這個(gè)電源開關(guān)可以控制。在掉電模式下，為CPU和內(nèi)部邏輯供電的第二個(gè)電源將關(guān)斷。通過EINT15:0或RTC報(bào)警中斷可以從掉電模式喚醒S3C2410A。13 S3C2410A與配置I/O口相關(guān)的寄存器有哪些？各自具有什么功能？ 15 簡(jiǎn)述ARM系統(tǒng)中的中斷處理過程。 處理過程：（1）保存現(xiàn)場(chǎng)。(2）模式切換。（3）獲取中斷服務(wù)子程序地址

35、。(4）多個(gè)中斷請(qǐng)求處理。（5）中斷返回，恢復(fù)現(xiàn)場(chǎng)。17 試按功能對(duì)S3C2410A的中斷源進(jìn)行分類。19 簡(jiǎn)述采用DMA方式進(jìn)行數(shù)據(jù)傳輸?shù)倪^程。過程：（1）外設(shè)向DMA控制器發(fā)出DMA請(qǐng)求。（2）DMA控制器向CPU發(fā)出總線請(qǐng)求信號(hào)。（3）CPU執(zhí)行完現(xiàn)行的總線周期后，向DMA控制器發(fā)出響應(yīng)請(qǐng)求的回答信號(hào)。（4）CPU將控制總線、地址總線及數(shù)據(jù)總線讓出，由DMA控制器進(jìn)行控制。（5）DMA控制器向外部設(shè)備發(fā)出DMA請(qǐng)求回答信號(hào)。（6）進(jìn)行DMA傳送。（7）數(shù)據(jù)傳送完畢，DMA控制器通過中斷請(qǐng)求線發(fā)出中斷信號(hào)。CPU在接收到中斷信號(hào)后，轉(zhuǎn)人中斷處理程序進(jìn)行后續(xù)處理。（8）中斷處理結(jié)束后，CPU

36、返回到被中斷的程序繼續(xù)執(zhí)行。CPU重新獲得總線控制權(quán)。20 簡(jiǎn)述S3C2410A的DMA控制器功能。 S3C2410A有4個(gè)DMA控制器。每個(gè)DMA控制器可以處理以下4種情況：（1）源和目的都在系統(tǒng)總線上；（2）源在系統(tǒng)總線上，目的在外圍總線上；（3）源在外圍總線上，目的在系統(tǒng)總線上；（4）源和目的都在外圍總線上。S3C2410A每個(gè)DMA通道有9個(gè)控制寄存器，4個(gè)通道共有36個(gè)寄存器。每個(gè)DMA通道的9個(gè)控制寄存器中有6個(gè)用于控制DMA傳輸，另外3個(gè)用于監(jiān)控DMA控制器的狀態(tài)。21 S3C2410A的DMA通道有幾個(gè)控制寄存器？各自具有什么功能？ （1）DMA初始化源寄存器（DISRC）DM

37、A初始化源寄存器（DISRC）用于存放要傳輸?shù)脑磾?shù)據(jù)的起始地址。（2）DMA初始化源控制寄存器（DISRCC）DMA初始化源控制寄存器（DISRCC）用于控制源數(shù)據(jù)在AHB總線還是APB總線上并控制地址增長(zhǎng)方式 3）DMA初始化目標(biāo)地址寄存器（DIDST），DMA初始化目標(biāo)地址寄存器（DIDST）用于存放傳輸目標(biāo)的起始地址。（4）DMA初始化目標(biāo)控制寄存器（DIDSTC）DMA初始化目標(biāo)控制寄存器（DIDSTC）用于控制目標(biāo)位于AHB總線還是APB總線上，并控制地址增長(zhǎng)方式。（5）DMA控制寄存器（DCON）有4個(gè)DMA控制寄存器（DCON）（DCON0DCON3）（6）DMA狀態(tài)寄存器（DS

38、TAT） DMA狀態(tài)寄存器（DSTAT）保存DMA0DMA3計(jì)數(shù)寄存器狀態(tài)。（7）DMA當(dāng)前源寄存器（DCSRC）DMA當(dāng)前源寄存器（DCSRC）用于保存DMAn的當(dāng)前源地址。n的當(dāng)前目標(biāo)地址。（8）DMA當(dāng)前目標(biāo)寄存器（DCDST）DMA當(dāng)前目標(biāo)寄存器（DCDST）用于保存DMAn的當(dāng)前目標(biāo)地址。（9）DMA屏蔽觸發(fā)寄存器（DMASKTRIG）DMA屏蔽觸發(fā)寄存器（DMASKTRIG）控制DMA0DMA3觸發(fā)狀態(tài)。第四章1、 簡(jiǎn)述存儲(chǔ)器系統(tǒng)層次結(jié)構(gòu)及特點(diǎn)。 層次結(jié)構(gòu)：組成為6個(gè)層次的金字塔形的層次結(jié)構(gòu)，特點(diǎn)：上面一層的存儲(chǔ)器作為下一層存儲(chǔ)器的高速緩存。2、 簡(jiǎn)述cache的分類與功能。 Ca

39、che可以分為統(tǒng)一cache和獨(dú)立的數(shù)據(jù)程序cache。在一個(gè)存儲(chǔ)系統(tǒng)中，指令預(yù)取時(shí)和數(shù)據(jù)讀寫時(shí)使用同一個(gè)cache，這時(shí)稱系統(tǒng)使用統(tǒng)一的cache。如果在一個(gè)存儲(chǔ)系統(tǒng)中，指令預(yù)取時(shí)使用的一個(gè)cache，數(shù)據(jù)讀寫時(shí)使用的另一個(gè)cache，各自是獨(dú)立的，這時(shí)稱系統(tǒng)使用了獨(dú)立的cache，用于指令預(yù)取的cache稱為指令cache，用于數(shù)據(jù)讀寫的cache稱為數(shù)據(jù)cache。3、 簡(jiǎn)述MMU的功能。 功能： （1）虛擬存儲(chǔ)空間到物理存儲(chǔ)空間的映射。采用了頁(yè)式虛擬存儲(chǔ)管理，它把虛擬地址空間分成一個(gè)個(gè)固定大小的塊，每一塊稱為一頁(yè)，把物理內(nèi)存的地址空間也分成同樣大小的頁(yè)。MMU實(shí)現(xiàn)的就是從虛擬地址到物理

40、地址的轉(zhuǎn)換。（2）存儲(chǔ)器訪問權(quán)限的控制。（3）設(shè)置虛擬存儲(chǔ)空間的緩沖的特性。4、 簡(jiǎn)述內(nèi)存映射概念。 MMU（Memory Manage Unit, 存儲(chǔ)管理單元）在CPU和物理內(nèi)存之間進(jìn)行地址轉(zhuǎn)換，將地址從邏輯空間映射到物理空間，這個(gè)轉(zhuǎn)換過程一般稱為內(nèi)存映射。5、 簡(jiǎn)述嵌入式系統(tǒng)內(nèi)存段、大頁(yè)、小頁(yè)、極小頁(yè)、域的含義。 段（section）大小為1MB的內(nèi)存塊； 大頁(yè)（Large Pages）大小為64KB的內(nèi)存塊；小頁(yè)（Small Pages）大小為4KB的內(nèi)存塊； 極小頁(yè)（Tiny Pages）大小為1KB的內(nèi)存塊。極小頁(yè)只能以1KB大小為單位不能再細(xì)分，而大頁(yè)和小頁(yè)有些情況下可以在進(jìn)一步

41、的劃分，大頁(yè)可以分成大小為16KB的子頁(yè)，小頁(yè)可以分成大小為1KB的子頁(yè)。 MMU中的 域 指的是一些段、大頁(yè)或者小頁(yè)的集合。每個(gè)域的訪問控制特性都是由芯片內(nèi)部的寄存器中的相應(yīng)控制位來控制的。例如在ARM嵌入式系統(tǒng)中，每個(gè)域的訪問控制特性都是由CP15中的寄存器C3中的兩位來控制的。6、 簡(jiǎn)述在嵌入式系統(tǒng)中I/O操作被映射成存儲(chǔ)器操作的含義。 I/O操作通常被映射成存儲(chǔ)器操作，即輸入輸出是通過存儲(chǔ)器映射的可尋址外圍寄存器和中斷輸入的組合來實(shí)現(xiàn)的。I/O的輸出操作可通過存儲(chǔ)器寫入操作實(shí)現(xiàn)；I/O的輸入操作可通過存儲(chǔ)器讀取操作實(shí)現(xiàn)。這些存儲(chǔ)器映射的I/O空間不滿足cache所要求的特性，不能使用c

42、ache技術(shù)，一些嵌入式系統(tǒng)使用存儲(chǔ)器直接訪問（DMA）實(shí)現(xiàn)快速存儲(chǔ)。7、 簡(jiǎn)述嵌入式系統(tǒng)存儲(chǔ)設(shè)備的分類。存儲(chǔ)器：1按在系統(tǒng)中的地位分類，可分為主存儲(chǔ)器（Main Memory簡(jiǎn)稱內(nèi)存或主存）和輔助存儲(chǔ)器（Auxiliary Memory，Secondary Memory，簡(jiǎn)稱輔存或外存）。 2按存儲(chǔ)介質(zhì)分類，可分為磁存儲(chǔ)器（Magnetic Memory），半導(dǎo)體存儲(chǔ)器、光存儲(chǔ)器（Optical Memory）及激光光盤存儲(chǔ)器（Laser Optical Disk）。 3按信息存取方式分類，分為隨機(jī)存取存儲(chǔ)器（Random Access Memory，RAM）和只讀存儲(chǔ)器（Read Only

43、 Memory，ROM）。8、 簡(jiǎn)述存儲(chǔ)器的組織和結(jié)構(gòu)。 存儲(chǔ)器的容量是描述存儲(chǔ)器的最基本參數(shù)。存儲(chǔ)器的表示并不唯一，有不同表示方法，每種有不同的數(shù)據(jù)寬度。在存儲(chǔ)器內(nèi)部，數(shù)據(jù)是存放在二維陣列存儲(chǔ)單元中。陣列以二維的形式存儲(chǔ)，給出的n位地址被分成行地址和列地址（nr十c）。嵌入式存儲(chǔ)器通常由ROM、RAM、EPROM等組成，一般采用存儲(chǔ)密度較大的存儲(chǔ)器芯片，存儲(chǔ)容量與應(yīng)用的軟件大小相匹配。10、 簡(jiǎn)述NOR Flash與NAND Flash的區(qū)別。區(qū)別： 1、NOR Flash把整個(gè)存儲(chǔ)區(qū)分成若干個(gè)扇區(qū)（Sector），而NAND Flash把整個(gè)存儲(chǔ)區(qū)分成若干個(gè)塊（Block），可以對(duì)以塊或扇

44、區(qū)為單位的內(nèi)存單元進(jìn)行擦寫和再編程。 2、NAND Flash執(zhí)行擦除操作是十分簡(jiǎn)單的，而NOR型內(nèi)存則要求在進(jìn)行擦除前先要將目標(biāo)塊內(nèi)所有的位都寫為0。 3、由于擦除NOR Flash時(shí)是以64128KB為單位的塊進(jìn)行的，執(zhí)行一個(gè)寫入擦除操作的時(shí)間為5s，與此相反，擦除NAND Flash是以832KB的塊進(jìn)行的，執(zhí)行相同的操作最多只需要4ms。 4、NOR Flash的讀速度比NAND Flash稍快一些，NAND Flash的寫入速度比NOR Flash快很多。NAND Flash的隨機(jī)讀取能力差，適合大量數(shù)據(jù)的連續(xù)讀取。 5、除了NOR Flash的讀，F(xiàn)lash Memory的其他操作

45、不能像RAM那樣，直接對(duì)目標(biāo)地址進(jìn)行總線操作。 6、NOR Flash帶有SRAM接口，有足夠的地址引腳來尋址，可以很容易地存取其內(nèi)部的每一個(gè)字節(jié)。NAND Flash地址、數(shù)據(jù)和命令共用8位總線/16位總線，每次讀寫都要使用復(fù)雜的I/O接口串行地存取數(shù)據(jù)，8位總線/16位總線用來傳送控制、地址和資料信息。 7、NAND Flash讀和寫操作采用512B的塊，基于NAND的閃存可以取代硬盤或其他塊設(shè)備。 8、NOR Flash容量通常在1 MB8MB之間。而NAND Flash用在8MB以上的產(chǎn)品當(dāng)中。NOR Flash主要應(yīng)用在代碼存儲(chǔ)介質(zhì)中，NAND Flash適用于資料存儲(chǔ)。 9、所有F

46、lash Memory器件存在位交換現(xiàn)象，使用NAND Flash的時(shí)候，同時(shí)使用EDC/ECC（錯(cuò)誤探測(cè)錯(cuò)誤糾正）算法，以確保可靠性。 10、NAND Flash中的壞塊是隨機(jī)分布的，NAND Flash需要對(duì)介質(zhì)進(jìn)行初始化掃描以發(fā)現(xiàn)壞塊，并將壞塊標(biāo)記為不可用。 11、應(yīng)用程序可以直接在NOR Flash內(nèi)運(yùn)行，NOR Flash的傳輸效率很高，但是很低的寫入和擦除速度大大影響了它的性能。NAND Flash結(jié)構(gòu)可以達(dá)到高存儲(chǔ)密度，并且寫入和擦除的速度也很快，應(yīng)用NAND Flash的困難在于需要特殊的系統(tǒng)接口。 12、在NOR Flash上運(yùn)行代碼不需要任何的軟件支持。在NAND Flas

47、h上進(jìn)行同樣操作時(shí)，通常需要驅(qū)動(dòng)程序（MTD），NAND Flash和NOR Flash在進(jìn)行寫入和擦除操作時(shí)都需要MTD。11、 簡(jiǎn)述Flash存儲(chǔ)器在嵌入式系統(tǒng)中的用途。 Flash memory（閃速存儲(chǔ)器）是嵌入式系統(tǒng)中重要的組成部分，用來存儲(chǔ)程序和數(shù)據(jù)，掉電后數(shù)據(jù)不會(huì)丟失。但在使用Flash Memory時(shí)，必須根據(jù)其自身特性，對(duì)存儲(chǔ)系統(tǒng)進(jìn)行特殊設(shè)計(jì)，以保證系統(tǒng)的性能達(dá)到最優(yōu)。12、 簡(jiǎn)述CF卡的內(nèi)部結(jié)構(gòu)和工作模式。CF卡有3種工作模式：PC卡ATA I/O模式、PC卡ATA存儲(chǔ)模式和實(shí)IDE模式。 結(jié)構(gòu)：15、 簡(jiǎn)述S3C2410A NAND Flash控制器的基本特性。特性： N

48、AND Flash模式：支持讀擦除編程N(yùn)AND Flash存儲(chǔ)器。 自動(dòng)啟動(dòng)模式：復(fù)位后，啟動(dòng)代碼被傳送到Steppingstone中。傳送完畢后，啟動(dòng)代碼在Steppingstone中執(zhí)行。 具有硬件ECC產(chǎn)生模塊（硬件生成校驗(yàn)碼和通過軟件校驗(yàn)）。 在NAND Flash啟動(dòng)后，Steppingstone 4KB內(nèi)部SRAM緩沖器可以作為其他用途使用。 NAND Flash控制器不能通過DMA訪問，可以使用LDM/ STM指令來代替DMA操作。16、 分析S3C2410A NAND Flash控制器內(nèi)部結(jié)構(gòu)，并簡(jiǎn)述其功能。18、 簡(jiǎn)述SDRAM的特點(diǎn)。SDRAM可讀可寫，不具有掉電保持?jǐn)?shù)據(jù)的

49、特性，但其存取速度大大高于Flash存儲(chǔ)器。在嵌入式系統(tǒng)中，SDRAM主要用做程序的運(yùn)行空間、數(shù)據(jù)及堆棧區(qū)。當(dāng)系統(tǒng)啟動(dòng)時(shí)，CPU首先從復(fù)位地址0x0處讀取啟動(dòng)代碼，在完成系統(tǒng)的初始化后，程序代碼一般應(yīng)調(diào)入SDRAM中運(yùn)行，以提高系統(tǒng)的運(yùn)行速度。同時(shí)，系統(tǒng)及用戶堆棧、運(yùn)行數(shù)據(jù)也都放在SDRAM中。微處理器具有刷新控制邏輯，或在系統(tǒng)中另外加入刷新控制邏輯電路，以避免數(shù)據(jù)丟失。但某些ARM芯片則沒有SDRAM刷新控制邏輯，不能直接與SDRAM接口，在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)應(yīng)注意這一點(diǎn)。常用的SDRAM為8位/16位的數(shù)據(jù)寬度，工作電壓一般為3.3V。規(guī)范。22、 簡(jiǎn)述SD卡的接口。SD存儲(chǔ)卡兼容MMC卡接口

50、規(guī)范，采用9芯的接口（CLK為時(shí)鐘線，CMD為命令響應(yīng)線，DAT0DAT3為雙向數(shù)據(jù)傳輸線，VDD、Vss1和Vss2為電源和地），最大的工作頻率是25MHz，標(biāo)準(zhǔn)SD的外形尺寸是24mm32mm2.1mm，SD卡系統(tǒng)支持SD和SPI方式兩種通信協(xié)議。SD卡在結(jié)構(gòu)上使用一主多從星型拓?fù)浣Y(jié)構(gòu)。第五章1. 分析雙向GPIO端口（D0）的功能邏輯圖（圖5.1.1），簡(jiǎn)述其工作原理。DDR設(shè)置端口的方向。如果DDR的輸出為1，則GPIO端口為輸出形式；如果DDR的輸出為零，則GPIO端口為輸入形式。寫入WRDDR信號(hào)能夠改變DDR的輸出狀態(tài)。DDR在微控制器地址空間中是一個(gè)映射單元。這種情況下，如果需

51、要改變DDR，則需要將恰當(dāng)?shù)闹抵糜跀?shù)據(jù)總線的第0位（即D0），同時(shí)激活WRDDR信號(hào)。讀DDR，就能得到DDR的狀態(tài)，同時(shí)激活RDDDR信號(hào)。如果設(shè)置PORT引腳端為輸出，則PORT寄存器控制著該引腳端狀態(tài)。如果將PORT引腳端設(shè)置為輸入，則此輸入引腳端的狀態(tài)由引腳端上的邏輯電路層來實(shí)現(xiàn)對(duì)它的控制。對(duì)PORT寄存器的寫操作，需要激活WRPORT信號(hào)。PORT寄存器也映射到微控制器的地址空間。需指出，即使當(dāng)端口設(shè)置為輸入時(shí)，如果對(duì)PORT寄存器進(jìn)行寫操作，并不會(huì)對(duì)該引腳產(chǎn)生影響。但從PORT寄存器的讀出，不管端口是什么方向，總會(huì)影響該引腳端的狀態(tài)。3. 分析計(jì)數(shù)式A/D轉(zhuǎn)換器結(jié)構(gòu)圖（圖5.2.1

52、），簡(jiǎn)述其工作原理。計(jì)數(shù)式A/D轉(zhuǎn)換器結(jié)構(gòu)如圖5.2.1所示。其中，Vi是模擬輸入電壓，VO是D/A轉(zhuǎn)換器的輸出電壓，C是控制計(jì)數(shù)端，當(dāng)C=1（高電平）時(shí)，計(jì)數(shù)器開始計(jì)數(shù)，C=0（低電平）時(shí)，則停止計(jì)數(shù)。D7D0是數(shù)字量輸出，數(shù)字輸出量同時(shí)驅(qū)動(dòng)一個(gè)D/A轉(zhuǎn)換器。4. 分析雙積分式A/D轉(zhuǎn)換器工作原理雙積分式A/D轉(zhuǎn)換器對(duì)輸入模擬電壓和參考電壓進(jìn)行兩次積分，將電壓變換成與其成正比的時(shí)間間隔，利用時(shí)鐘脈沖和計(jì)數(shù)器測(cè)出其時(shí)間間隔，完成A/D轉(zhuǎn)換。雙積分式A/D轉(zhuǎn)換器主要包括積分器、比較器、計(jì)數(shù)器和標(biāo)準(zhǔn)電壓源等部件，其電路結(jié)構(gòu)圖如圖5.2.2（a）所示。5. 分析逐次逼近式A/D轉(zhuǎn)換器結(jié)構(gòu)圖（圖5.2

53、.3），簡(jiǎn)述其工作原理。其工作過程可與天平稱重物類比，電壓比較器相當(dāng)于天平，被測(cè)電壓Ux相當(dāng)于重物，基準(zhǔn)電壓Ur相當(dāng)于電壓法碼。該方案具有各種規(guī)格的按8421編碼的二進(jìn)制電壓法碼Ur，根據(jù)UxUr，比較器有不同的輸出以打開或關(guān)閉逐次逼近寄存器的各位。6. 簡(jiǎn)述A/D轉(zhuǎn)換器的主要指標(biāo)。（1）分辨率（Resolution）分辨率用來反映A/D轉(zhuǎn)換器對(duì)輸入電壓微小變化的響應(yīng)能力，通常用數(shù)字輸出最低位（LSB）所對(duì)應(yīng)的模擬輸入的電平值表示。（2）精度（Accuracy）精度有絕對(duì)精度（Absolute Accuracy）和相對(duì)精度（Relative Accuracy）兩種表示方法。絕對(duì)精度：在一個(gè)轉(zhuǎn)換

54、器中，對(duì)應(yīng)于一個(gè)數(shù)字量的實(shí)際模擬輸入電壓和理想的模擬輸入電壓之差并非是一個(gè)常數(shù)。相對(duì)精度是指整個(gè)轉(zhuǎn)換范圍內(nèi)，任一數(shù)字量所對(duì)應(yīng)的模擬輸入量的實(shí)際值與理論值之差，用模擬電壓滿量程的百分比表示。（3）轉(zhuǎn)換時(shí)間（Conversion Time）轉(zhuǎn)換時(shí)間是指完成一次A/D轉(zhuǎn)換所需的時(shí)間，即由發(fā)出啟動(dòng)轉(zhuǎn)換命令信號(hào)到轉(zhuǎn)換結(jié)束信號(hào)開始有效的時(shí)間間隔。（4）量程，量程是指所能轉(zhuǎn)換的模擬輸入電壓范圍，分單極性、雙極性兩種類型。7. 分析S3C2410A的A/D轉(zhuǎn)換器和觸摸屏接口電路，簡(jiǎn)述其工作原理。S3C2410A包含一個(gè)8通道的A/D轉(zhuǎn)換器，內(nèi)部結(jié)構(gòu)見圖5.2.4，該電路可以將模擬輸入信號(hào)轉(zhuǎn)換成10位數(shù)字編碼（

55、10位分辨率），差分線性誤差為 1.0 LSB，積分線性誤差為 2.0 LSB。在A/D轉(zhuǎn)換時(shí)鐘頻率為2.5 MHz時(shí)，其最大轉(zhuǎn)換率為500 KSPS（Kilo Samples Per Second，千采樣點(diǎn)每秒），輸入電壓范圍是03.3V。A/D轉(zhuǎn)換器支持片上操作、采樣保持功能和掉電模式。S3C2410A的A/D轉(zhuǎn)換器和觸摸屏接口電路如圖5.2.4所示8. 與S3C2410A的A/D轉(zhuǎn)換器相關(guān)的寄存器有哪些？各自的功能？（1）ADC控制寄存器（ADCCON）ADC控制寄存器（ADCCON）是一個(gè)16位的可讀寫的寄存器，地址為0x5800 0000，復(fù)位值為0x3FC4。ADCCON位的功能描

56、述如表5.2.1所列。（2）ADC觸摸屏控制寄存器（ADCTSC）ADC觸摸屏控制寄存器（ADCTSC）是一個(gè)可讀寫的寄存器，地址為0x5800 0004，復(fù)位值為0x058。ADCTSC的位功能描述如表5.2.2所列。在正常A/D轉(zhuǎn)換時(shí)，AUTO_PST和XY_PST都置成0即可，其他各位與觸摸屏有關(guān)，不需要進(jìn)行設(shè)置。（3）ADC啟動(dòng)延時(shí)寄存器（ADCDLY ） ADC啟動(dòng)延時(shí)寄存器（ADCDLY）是一個(gè)可讀寫的寄存器，地址為0x5800 0008，復(fù)位值為0x00FF。ADCDLY的位功能描述如表5.2.3所列。（4）ADC轉(zhuǎn)換數(shù)據(jù)寄存器（ADCDAT0和ADCDAT1）S3C2410A有ADCDAT0和ADCDAT1兩個(gè)ADC轉(zhuǎn)換數(shù)據(jù)寄存器。ADCDAT0和ADCDAT1為只讀寄存器，地址分別為0x5800 000C和0x5800 0010。在觸摸屏應(yīng)用中，分別使用ADCDAT0和ADCDAT1保存X位置和Y位置的轉(zhuǎn)換數(shù)據(jù)。對(duì)于正常的A/D轉(zhuǎn)換，使用ADCDAT0來保存轉(zhuǎn)換后的數(shù)據(jù)。9. 簡(jiǎn)述ADC控制寄存器（ADCCON）的位功能。ECFLG，15位：A/D轉(zhuǎn)換狀態(tài)標(biāo)志（只讀