593638874《EDA技術》課程設計報告彩燈控制器

1、eda技術課程設計報告題 目： 彩燈控制器 專 業(yè)： 電子信息工程 班 級： 0702 姓 名： 指導教師： 二0一 0 年 6 月 24 日目 錄1設計目的32設計題目描述和要求33設計原理33.1方案論證33.2模塊設計43.3系統(tǒng)結構64總結75參考書目86附錄一程序97附錄二編譯168附錄三時序仿真171.設計目的 學習eda開發(fā)軟件和max+plus 的使用方法，熟悉可編程邏輯器件的使用，通過制作來了解彩燈控制系統(tǒng)。2.設計題目描述和要求1） 設計一個彩燈控制器，能使8個彩燈（led管）能連續(xù)發(fā)出四六種以上不同的顯示形式；2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。3.設計原理3.

2、1 方案論證這次的彩燈設計采用的是分模塊來完成的，包括分頻器、計數(shù)器、選擇器、彩燈控制器。其中彩燈控制器是用來輸出不同的花樣，彩燈控制器的輸出則是用一個32進制的計數(shù)器來控制，揚聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4選一的選擇器來控制?；谏鲜龅慕榻B本次的彩燈控制采用的模式6來進行顯示。 圖3-1-1 模式6結構圖3.2 模塊設計1)集成分頻器模塊設計要求顯示不同的彩燈的時候要伴隨不同的音樂，所以設計分頻器來用不同的頻率控制不同的音樂輸出。模塊說明：rst:輸入信號 復位信號 用來復位集成分頻器的輸出使輸出為

3、“0”，及沒有音樂輸出。clk:輸入信號 模塊的功能即為分頻輸入的頻率信號。clk_4、clk_6、clk_8、clk_10：輸出信號 即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。 圖3-2-1 集成分頻器 2)32進制計數(shù)器模塊32進制模塊用來控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。rst:輸入信號 復位信號 用來復位32進制使其輸出為“00000”。clk:輸入信號 用來給模塊提供工作頻率。count_out4.0:輸出信號 即為32進制計數(shù)器的輸出。 圖3-2-2 32進制計數(shù)器3)彩燈控制模塊彩燈控制模塊用來直接控

4、制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。rst:輸入信號 使彩燈控制模塊的輸出為“00000000”，即讓彩燈無輸出。input4.0:輸入信號 不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。output7.0:輸出信號 直接與彩燈相連來控制彩燈。 圖3-2-3 彩燈控制模塊4) 4選1選擇器模塊rst:輸入信號 復位信號 使選擇器的輸出為“0”。in1、in2、in3、in4：輸入信號 接分頻器的輸出。inp1.0:輸入信號 接4進制計數(shù)器的輸出用來控制選擇器的選擇不同的輸入選擇不同的輸出。output：輸出信號 直接接揚聲器即輸出的是不同的頻率來控制揚聲器播放音樂。 圖3-2-

5、4 4選1選擇器 5)4進制計數(shù)器模塊4進制計數(shù)器作為選擇器的輸入來控制選擇器選擇不同的頻率作為輸出控制揚聲器工作。clk:輸入信號 來為計數(shù)器提供工作頻率。rst:輸入信號 復位信號 使計數(shù)器的輸出為“00”。 圖3-2-5 4進制計數(shù)器3.3 系統(tǒng)結構 整個系統(tǒng)就是各個分模塊組成來實現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進制計數(shù)器即控制彩燈控制模塊來實現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進行分頻處理，最后用來控制揚聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實現(xiàn)彩燈控制的時鐘頻率要高。 圖 3-3-1 系統(tǒng)功能模塊4.總結這次的eda課程設計有一周的時間，在這一

6、周的時間里我們充分合理的安排了自己的時間來使本次的課程設計能夠順利的完成，當然我們在本次的設計中并不是一帆風順的，我們遇到了一些的問題，例如我們開始時用的文本的方式用一個總的程序來完成，可以在設計的過程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時各個進程間的聯(lián)系也越來越模糊以至于后面我們自己都不知道程序的整體框圖是什么，導致后面不能夠繼續(xù)下去，后面我們再一次對我們這次的設計題目進行了分析和整理，最后我和我的同伴決定采用分模塊的方式來完成本次的課題設計，當然最重要的是分析各個模塊間的關系。最后我們采用上面分析的結構框圖。最后我們的設計很成功，仿真和硬件測試都是正確的，實現(xiàn)了我們的設計要求和目的

7、。在這次設計中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門課程所學過的知識，把它運用到了實踐當中，并且學到了很多在書本撒和那個所沒有學到的知識，通過查閱相關資料進一步加深了對eda的了。總的來說，通過這次課程設計不僅鍛煉了我們的動手和動腦能力，也使我懂得了理論與實際相結合的重要性，只有理論知識是遠遠不夠的，要把所學的理論知識與實踐相結合起來，才能提高自己的實際動手能力和獨立思考的能力。在我們的共同努力和指導老師的指引下我們圓滿的完成了彩燈控制器的設計，實現(xiàn)了設計目的。參考書目：1 趙偉軍，protel99se教程，北京，人民郵電出版社，1996年2 金西，vhdl與復雜數(shù)字系統(tǒng)設計，西安

8、，西安電子科技大學出版社，20033 漢澤西，eda技術及其應用，北京，北京航空航天大學出版社，20046附錄一 程序：-分頻器模塊- max+plus ii vhdl template- clearable loadable enablable counterlibrary ieee;use ieee.std_logic_1164.all;entity fenpinqi isport(clk,rst: instd_logic;clk_10,clk_4,clk_6,clk_8: out std_logic);end fenpinqi;architecture cd of fenpinqi is

9、beginp1:process(clk,rst) variable a:integer range 0 to 20; begin if rst=1 then clk_4=3 then a:=0; clk_4=1; else a:=a+1; clk_4=0; end if; end if; end if;end process p1;p2:process(clk,rst) variable b:integer range 0 to 20; begin if rst=1 then clk_6=5 then b:=0; clk_6=1; else b:=b+1; clk_6=0; end if; e

10、nd if; end if;end process p2;p3:process(clk,rst) variable c:integer range 0 to 20; begin if rst=1 then clk_8=7 then c:=0; clk_8=1; else c:=c+1; clk_8=0; end if; end if; end if;end process p3;p4:process(clk,rst) variable d:integer range 0 to 20; begin if rst=1 then clk_10=9 then d:=0; clk_10=1; else

11、d:=d+1; clk_10=0; end if; end if; end if;end process p4;end cd;-4選1選擇器-library ieee;use ieee.std_logic_1164.all;entity xzq4_1 isport( rst:in std_logic; inp:in integer range 0 to 3;in1,in2,in3,in4: in std_logic;output: out std_logic);end xzq4_1;architecture a of xzq4_1 isbeginprocess (rst,inp)begin i

12、f(rst=1) then outputoutputoutputoutputoutputnull; end case; end if;end process;end a;-彩燈控制模塊-library ieee;use ieee.std_logic_1164.all;entity caideng isport(input: ininteger range 0 to 31; rst:in std_logic; output: out std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0);end caideng;arc

13、hitecture a of caideng isbeginprocess (input)begin if rst=1 then output=00000000;smoutput=10000000;smoutput=01000000;smoutput=00100000;smoutput=00010000;smoutput=00001000;smoutput=00000100;smoutput=00000010;smoutput=00000001;smoutput=00010000;smoutput=00110000;smoutput=00111000;smoutput=01111000;smo

14、utput=01111100;smoutput=01111110;smoutput=11111110;smoutput=11111111;smoutput=10000001;smoutput=11000001;smoutput=11000011;smoutput=11100011;smoutput=11100111;smoutput=11110111;smoutput=11111111;smoutput=00001000;smoutput=00000001;smoutput=00000010;smoutput=00000100;smoutput=00001000;smoutput=000100

15、00;smoutput=00100000;smoutput=01000000;smoutput=10000000;smnull; end case; end if; end process; end a;-32進制計數(shù)器模塊-library ieee;use ieee.std_logic_1164.all;entity counter_32 isport(clk,rst: instd_logic;count_out: out integer range 0 to 31);end counter_32;architecture a of counter_32 isbeginprocess (rs

16、t,clk) variable temp:integer range 0 to 32;beginif rst=1 then temp:=0;elsif (clkevent and clk=1) then temp:=temp+1; if(temp=32) then temp:=0; end if;end if; count_out=temp;end process;end a;-4進制計數(shù)器模塊-library ieee;use ieee.std_logic_1164.all;entity counter_4 isport(clk,rst: instd_logic;count_out: out integer range 0 to 3);end counter_4