LVDS_LVPECL_CML之間的電路和參數(shù)

1、LVDS到LVPECL信號之間的連接 LVDS到LVPECL得連接也分為直流耦合和交流耦合兩種方式。 直流耦合方式： LVDS到LVPECL得直流耦合結(jié)構(gòu)中需要加一個電阻網(wǎng)絡(luò)，該電阻網(wǎng)絡(luò)完成直流電平得轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL得輸入電平為VCC-1.3V。 LVDS的輸出是以地為基準(zhǔn)，而LVPECL的輸入是以電源為基準(zhǔn)，這就要求考慮電阻網(wǎng)絡(luò)時應(yīng)注意輸出電位不應(yīng)對供電電源敏感；另一個問題是需要在功耗和速度方面折衷考慮，如果電阻阻值取的比較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動影響；還有一個問題就是要考慮電阻網(wǎng)絡(luò)與傳輸線的匹配。電阻轉(zhuǎn)

2、換網(wǎng)絡(luò)如下所示： LVDS到LVPECL的轉(zhuǎn)換需要滿足如下方程式。 電壓VCC在3.3V時，解上面方程得：R1=374ohm，R2=249ohm，R3=402ohm，VA=1.2V，VB2.0V，RIN=49ohm，Gain=0.62。LVDS得最小差分輸出信號擺幅為500mV，在上面結(jié)構(gòu)中加到LVPECL輸入端得信號擺幅變?yōu)?10mV，該幅度低于LVPECL的輸入標(biāo)準(zhǔn)。但大多數(shù)LVPECL電路輸入端有較高的增益。耦合方式如下所示。 交流耦合方式： LVPECL芯片內(nèi)有直流偏置情況： LVPECL芯片內(nèi)沒有直流偏置情況：LVPECL信號到LVDS信號之間的連接LVPECL到LVDS的連接方式有

3、直流耦合和交流耦合兩種方式。 直流耦合方式： LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個電阻網(wǎng)絡(luò)，設(shè)計網(wǎng)絡(luò)時需要考慮以下幾點：首先，我們知道當(dāng)負(fù)載是50ohm接到VCC-2V時，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號經(jīng)衰減后仍能落在LVDS的有效輸入范圍內(nèi)。注意LVDS的輸入差分阻抗為100ohm，或者每個單端到虛擬地為50ohm，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等。分壓電阻網(wǎng)絡(luò)如下所示： 要完成由LVPECL到LVDS的邏輯轉(zhuǎn)換，需要滿足如下方程式。 解方程

4、得：R1=182ohm，R2=48ohm，R3=48ohm，VA1.14V，RAC=51.8ohm，RDC=62.8ohm，Gain=0.337。連接方式如下： 交流耦合情況： LVPECL到LVDS的交流耦合如下圖所示，LVPECL的輸出端到地需加直流偏置電阻(142ohm到200ohm),同時信號通道上一定要串接50ohm電阻，以提供一定衰減。LVDS的輸入端到地需加5Kohm電阻，以提供近似0.86V的共模電壓。LVPECL與LVPECL信號之間的連接LVPECL與LVPECL信號之間的連接分為直流耦合方式和交流耦合方式兩種。直流耦合方式： 直流耦合時，LVPECL負(fù)載一般考慮是通過50

5、ohm接到VCC-2V的電源上，一般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路。等效網(wǎng)絡(luò)如下圖所示：上圖中，各器件應(yīng)滿足如下方程式： 在3.3V供電時，電阻按5%精度選取，R1為130ohm，R2為82ohm。而在5V供電時，R1為82ohm，R2為130ohm。如下圖所示： 交流耦合方式：LVPECL在交流耦合輸出到50ohm的終端負(fù)載時，要考慮LVPECL的輸出端加一直流偏置電阻。LVPECL的輸出工模電壓需固定在VCC-1.3V，在選擇直流偏置電阻時僅需該電阻能夠提供14mA到地的通路，這樣R1=(VCC-1.3V)/14mA。在3.3V供電時，R1=142ohm，5V

6、供電時，R1=270ohm。然而這種方式給出的交流負(fù)載阻抗低于50ohm，在實際應(yīng)用種，3.3V供電時，R1可以從142ohm到200ohm之間選取，5V供電時，R1可以從270ohm到350ohm之間選取，原則是讓輸出波形達到最佳。 交流耦合方式如下圖所示： 上圖中應(yīng)滿足如下公式： 由上面的公式可知，此種耦合方式的直流功耗比較大，如果對功耗有要求時，可以用(b)所示電路。計算如下：LVPECL交流耦合另外有兩種改進結(jié)構(gòu)，一種是在信號通路上串接一個電阻，從而可以增大負(fù)載阻抗使之接近50ohm；另一種方式是在直流偏置通道上串接電感，以減小該偏置通道影響交流阻抗。LVPECL信號原理LVPECL即

7、Low Voltage Positive Emitter-Couple Logic，也就是低壓正發(fā)射極耦合邏輯，使用3.3V或2.5V電源，LVPECL是由PECL演變而來的，PECL即 Positive Emitter-Couple Logic，也就是正發(fā)射極耦合邏輯的意思，使用5.0V電源，而PECL是由ECL演變而來的，ECL即Emitter-Couple Logic，也就是發(fā)射極耦合邏輯，ECL有兩個供電電壓VCC和VEE。當(dāng)VEE接地時，VCC接正電壓時，這時的邏輯稱為PECL；當(dāng)當(dāng)VCC接地時，VEE接負(fù)電壓時，這時的邏輯成為NECL，VEE一般接-5.2V電源；一般狹義的ECL就

8、是指NECL。ECL分類： ECL/PECL/LVPECL邏輯的優(yōu)點：1. 輸出阻抗低(68ohm)，輸出阻抗高(可以看作無窮大)，所以驅(qū)動能力特別強，它可以驅(qū)動50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的改變。由于驅(qū)動能力強，所以支持更遠(yuǎn)距離的傳輸，所以背板走線或長線纜傳輸基本上都使用ECL邏輯。2. ECL器件對電壓和溫度的變化不如TTL和CMOS器件敏感，ECL時鐘驅(qū)動器產(chǎn)生的各路時鐘的并發(fā)性更好，skew更小。3. 相對于同為差分信號的LVDS，ECL支持的速率更高，受工藝的限制，LVDS的邏輯很少有高于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于10GHz的場合，可以說，高于5

9、GHz的場合，基本上是ECL和CML的天下。在所有的數(shù)字電路中，ECL的工作速度最高，其延時小于1ns，在中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用4. 對傳輸線阻抗的適應(yīng)范圍更寬。LVDS屬于電流型驅(qū)動，其終端的100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號的擺幅，終端電阻的阻值必須取100ohm，為了保證較好的信號完整性，LVDS的傳輸線阻抗也必須精確控制在50ohm，否則容易產(chǎn)生反射等SI問題。 ECL/PECL/LVPECL邏輯的缺點： 跟它的優(yōu)點一樣，ECL的缺點也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ECL電路的邏輯擺幅只有0.8V，直流噪聲容限只有

10、200mV?？梢哉f，ECL的高速性能是用高功耗、低噪聲容限為代價換來的。 PECL的標(biāo)準(zhǔn)輸出負(fù)載是50ohm至VCC-2V的電平上，在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-的輸出電流為14mA。 PECL的輸出電路結(jié)構(gòu)： PECL的輸入是一個具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到VCC-1.3V，這樣允許的輸入信號電平動態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使用時直接連接即可，有的芯片沒有加，使用時需要在芯片外部加直流偏置。 PECL的輸入電路結(jié)構(gòu)：PECL的邏輯電平指標(biāo)：LVDS信號原理 LVDS即Low Voltage D

11、ifferential Signaling的縮寫，是當(dāng)今流行最廣泛的低壓差分信號之一，它具有功耗低、抗擾性好，最新的LVDS標(biāo)準(zhǔn)能夠?qū)崿F(xiàn)3Gbps以上的數(shù)據(jù)速率。LVDS信號的擺幅只有350mV。3.3V LVDS線驅(qū)動器的輸入電平對于邏輯0為0.0VDC到0.8VDC、對于邏輯1為2.0VDC到3.0VDC。0.8VDC和2.0VDC之間的輸入電平公平定義，這意味著驅(qū)動的開關(guān)轉(zhuǎn)換閾值電平也未定義。LVDS驅(qū)動器中含有一個3.5mA的電流源，接收端的輸入阻抗很高，所以，整個電路電流全部流過100垮接電阻，于是在垮接電阻上產(chǎn)生了350mV的電壓。改變電流的方向即可在垮接電阻上產(chǎn)生相反方向的電壓，

12、以這種方式來產(chǎn)生邏輯1和0。LVDS的優(yōu)點：1. 由于LVDS的電流源始終導(dǎo)通，此特性可以消除開關(guān)噪聲帶來的尖峰和大電流晶體管不斷開合造成的EMI干擾。2. 差分線的間距很短，受到的干擾一樣，所以在接收端進行差模運算后，干擾正好抵消。3. LVDS差分線中傳輸?shù)碾娏飨嗤?，方向相反，產(chǎn)生的EMI很低。CML與CML信號的連接： CML到CML之間的連接分為兩種情況，當(dāng)收發(fā)兩端的器件使用相同的電源時，CML到CML可以采用直流耦合方式，這時不需要加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時，一般要考慮交流耦合，注意這時選用的耦合電容要足夠大，以避免在較長連0或連1情況出現(xiàn)時，接收端差分電壓變小。: t

13、 xB$w;o-r/#h5YE0 直流耦合：p&N; q+JD;m0 t,VRsam&d,N,V0 交流耦合：中國通信人博客1WouWQ L:H F6x(F Tt0 中國通信人博客H$-!YmqT LVDS到LVDS信號的連接：中國通信人博客Ni4hcg5I$eF 因為LVDS的輸入與輸出都是內(nèi)部匹配的，所以LVDS間的連接可以直接連接。中國通信人博客kF XR,ru:q8H Zbrn,?)Gh.FZ0 CML與LVDS的連接：中國通信人博客(RY,Bm&?10j中國通信人博客e0h1f )O3U O4M 一般情況下，實際應(yīng)用中沒有CML和LVDS進行互聯(lián)的情況，因為LVDS通常用作并聯(lián)數(shù)據(jù)的

14、傳輸，數(shù)據(jù)速率為155MHz，622MHz，或1.25GHz，而CML常用來做串行數(shù)據(jù)的傳輸，傳輸速率為2.5GHz或10GHz。作為特殊情況，下面給出他們互聯(lián)的解決方案。DOZ*rR5B0中國通信人博客G&vrIB-s;lh LVDS到CML的連接：中國通信人博客)MM6C)y8d2uo9 O UZ&W8v_A?T0 CML到LVDS的連接：中國通信人博客,c*C rEy 中國通信人博客N*Qt2MYcB2G中國通信人博客Y s.tZ:G/SqhLVPECL與CML的連接有直流和交流兩種耦合方式。uQW;U.a#Y0 1USJ#y6m_ e-p0 交流耦合方式：中國通信人博客oI)|&s X

15、E5C 在LVPECL的兩個輸出端各加一個到地的偏置電阻，電阻值選取范圍可以從142ohm到200ohm。如果LVPECL的輸出信號擺幅大于CML的接收范圍，可以在信號通道上串接一個25ohm的電阻，這時CML輸入端的電壓擺幅變?yōu)樵瓉淼?.67倍。交流耦合方式如下圖所示：中國通信人博客&FZD?w CJhR0Ex|GC:K|0ZIrjj0 %o2y 1#H6h0 +? ME R0 直流耦合情況：EO$9|7.A#m7O0 在LVPECL到CML的直流耦合連接方式中需要一個電平轉(zhuǎn)換網(wǎng)絡(luò)，該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小，以保

16、證LVPECL的輸出經(jīng)過衰減后仍能滿足CML輸入靈敏度的要求；另外還要求來自LVPECL端看到的負(fù)載阻抗近似為50ohm。下圖為電平轉(zhuǎn)換網(wǎng)絡(luò)。中國通信人博客2GT&w1Vn YXX Qo4BY:_T P$Us4J.U d0 中國通信人博客5M3n,fA*m_&J$c CUl0 該電阻轉(zhuǎn)換網(wǎng)絡(luò)必須滿足如下方程式：中國通信人博客 P&L9d+X7G y.+G;X5wEM&FY/l0E0 0e.U2eiV(0 中國通信人博客2YLU7z? 求解上面的方程組，得到R1=182ohm，R2=82ohm, VA=1.35V, VB=3.11V, Gain=0.147, Zin=49ohm。直流耦合方式如下

17、圖所示：中國通信人博客fmY_,b/B4mA-m6B+AV76Ks0 CML即Current Mode Logic，也就是電流模式邏輯，CML電路主要靠電流驅(qū)動，可以說CML是所有高速數(shù)據(jù)接口形式中最簡單的一種，它的輸入與輸出是匹配好的，從而減少了外圍器件，使用時直接連接就可以，基本上不需要在IC外面做匹配，此特點使單板硬件設(shè)計更簡單，單板看起來更簡潔，CML的擺幅較小，功耗比較低。HJ)Jc$ggS/K0 _0!Ro;Zy U7F0 CML輸出結(jié)構(gòu)：5N!0d*bn)?v9w0 中國通信人博客 VwWJ/M QxLa中國通信人博客,q!g$J5:w2SW0L s如上圖所示，CML的輸出電路形

18、式是一個差分對，該差分對的集電極電阻為50ohm，輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極到地的恒流源典型值為16mA，假定CML的輸出負(fù)載為一50ohm上拉電阻，則單端CML輸出信號的擺幅為VCC VCC-0.4V。在這種情況下，差分輸出信號擺幅為800mV，共模電壓為VCC-0.2V。若CML輸出采用交流耦合至50ohm負(fù)載，這時的直流阻抗由集電極電阻決定，為50ohm，CML輸出工模電壓變?yōu)閂CC-0.4V，差分信號擺幅仍為800mV。*R6e md+slBi|0 CML波形：w+v|/J6lZ5D2ur0 中國通信人博客$J68U3O:FgEsk XW%/Eh;n?0 CML的輸入一般都是片內(nèi)匹配好的，50ohm上拉到VCC，而且大部分是交流耦合。中國通信人博客d0x9Z+2S)4g+MEM10m Q0sq )Y0 CML的輸入結(jié)構(gòu)：mG#Ul USegX0 r Lp;QOKM*0 中國通信人博客#B| zB;Tn1x03H中國通信人博客1XE kn4RCML的擺幅一般在60