（EDA、FPGA）Verilog實驗報告

1、fpga實驗報告(學號：2840710631)fpga實驗報告學 號： 姓 名： 院 系：微電子技術系專 業(yè)：集成電路設計指 導 教 師：李 海2010年 12月實驗一 一位全加器一、實驗目的：1、通過此實驗進一步熟悉和掌握cpld/fpga開發(fā)軟件的使用方法。2、掌握verilog hdl語言的書寫格式及編程方法。3、學會對verilog hdl 代碼進行編譯，檢查，改錯。4、學會編寫代碼，驗證1位全加器。5、學習簡單時序電路的設計和硬件測試。二、實驗內容和原理：（一）實驗內容：本實驗的內容是建立一個1位全加器。具體內容包括：（1）使用quartus ii建立工程、編寫程序；（2）進行波形仿

2、真驗證；（3）進行硬件測試（二）實驗原理：1、一位全加器包括輸入端a、b，進位cin，和輸出count，sum，下圖是真值表： abcinsumcout00000100100101011001001101010101101111112、全加器的電路原理圖：三、實驗步驟：1、啟動quartus ii 軟件，新建空白的工程，名為：full_add.qdf。2、新建verilog hdl源文件full_add.v如下full.v：module full_add (a,b,cin,sum,count);input a,b,cin;output sum,count;assign count,sum=a+

3、b+cin;endmodule3、編譯完成，找出錯誤，并改正，直到編譯無誤為止。4、新建測試文件如下：module full_add _test;reg a,b,cin;wire count,sum;full_add (a,b,cin,sum,count);initial begin a=0;b=0;cin=0;#1000 a=1;#1000 a=0;b=1;#1000 a=1;#1000 a=0;b=0;cin=1;#1000 a=1;#1000 a=0;b=1;#1000 a=1;#1000 $finish;endendmodule5、編譯測試文件，結合full_add.v，使用model

4、sim進行時序仿真，觀察結果。四、實驗數(shù)據(jù)和結果：比對該波形圖的電平與真值表的大小發(fā)現(xiàn)其一一對應。五：實驗總結：通過本實驗，了解了quartus ii的基本使用方法，學會了對verilog hdl 代碼的調試，并能通過編譯、波形仿真和驗證，最終得到了預想的結果。實驗二 花樣流水燈一、實驗目的：1、通過此實驗進一步熟悉和掌握cpld/fpga開發(fā)軟件的使用方法2、熟悉led燈的工作原理。3、掌握控制led燈的開關。4、編寫代碼實現(xiàn)led燈的花樣流水閃爍。5、學習簡單時序電路的設計和硬件測試。二、實驗內容和原理：（一）實驗內容：本實驗的內容是建立可用與控制led流水燈的簡單硬件電路,要求在smar

5、tsopc實驗箱上實現(xiàn)led1led8發(fā)光二極管流水燈顯示。（二）實驗原理：50mhz 的時鐘源，假如我們直接把它輸入。led燈的點亮和熄滅，主要是控制發(fā)光二極管的陰極置低電平到發(fā)光二極管led，由于人眼的延遲性，我們將無法看到led 閃爍，認為它一直亮著。如果我們期望看到閃爍燈，就需要將時鐘源的頻率降低后再輸出。本實驗采用計數(shù)與判段的方式來實現(xiàn)降低時鐘源的頻率。計數(shù)電路可用計數(shù)器實現(xiàn)，每來一個時鐘脈沖clk，計數(shù)器就加1，而每當判斷出計數(shù)器達到某個數(shù)值時，把輸出狀態(tài)求反。三、實驗步驟：1、打開quartus ii 軟件建立一個空白工程,然后命名為led_water.qpf.2、點擊filen

6、ew.，在該項目下新建verilog hdl 源程序文件led_water.v，輸入試驗程序中的源程序代碼保存后選擇工具欄中啟動編譯，若在編譯中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直到編譯成功為止。moduleled_water (sys_clk,led);input sys_clk;output 7:0 led;reg 7:0 led;reg 24:0 count;reg 4:0 state;wire clk;always (posedge sys_clk)count=count+1b1;assign clk=count23;always (posedge clk)begincase(state)5

7、b00000:led=8b11111111;5b00001:led=8b00000000;5b00010:led=8b10000000;5b00011:led=8b11000000;5b00100:led=8b11100000;5b00101:led=8b11110000;5b00110:led=8b11111000;5b00111:led=8b11111100;5b01000:led=8b11111110;5b01001:led=8b11111111;5b01010:led=8b00000000;5b01011:led=8b11111111;5b01100:led=8b00000001;5b

8、01101:led=8b00000010;5b01110:led=8b00000100;5b01111:led=8b00001000;5b10000:led=8b00010000;5b10001:led=8b00100000;5b10010:led=8b01000000;5b10011:led=8b10000000;5b10100:led=8b11111111;5b10101:led=8b00000000;5b10110:led=8b11111111;5b10111:led=8b10000001;5b11000:led=8b11000011;5b11001:led=8b11100111;5b1

9、1010:led=8b11111111;5b11011:led=8b00011000;5b11100:led=8b00111100;5b11101:led=8b01111110;5b11110:led=8b11111111;5b11111:led=8b00000000;endcasestate=state+1;endendmodule3、配置fpga引腳：在quartus ii 軟件主頁面下，選擇assignmentspins 或選擇工具欄上，配置led0-led7以及clk 的引腳。信號引腳信號引腳612eda612edaled0505050led5474747led1535353led64

10、84848led2545454led7494949led3555555clock282828led41761761764、更改分頻模塊(int_div)的分頻系數(shù)，并重新編譯下載，觀察流水燈的變化。四、實驗結果：led7-led0依次點亮，全部8燈閃爍兩次，之后led0-led7依次點亮。全部8燈閃爍兩次，之后led7&led0,led6&led1,led5&led2,led6&led3,依次點亮，再返回按順序熄滅。五、實驗總結：通過使用賦值語句，熟練掌握了7個led燈的控制，并進行花樣閃爍。熟悉了對io口的控制操作。掌握了verilog語言的case語句的書寫和調試。實驗三 分頻器的設計（偶

11、數(shù)分頻）一、實驗目的：1、通過此實驗進一步熟悉和掌握cpld/fpga開發(fā)軟件的使用方法。2、掌握verilog hdl語言的書寫格式及編程方法。3、學會對verilog hdl 代碼進行編譯，檢查，改錯。4、學會數(shù)控分頻器的設計、分析和測試方法。5、學習簡單電路的設計和硬件測試。二、實驗內容和原理：（一）實驗內容：在smartsopc試驗箱上的實現(xiàn)數(shù)控分頻器的設計。在clk輸入64khz或更高（要確保分頻后落在音頻范圍）的頻率信號（由int_div模塊分頻得到）；輸出fout接蜂鳴器buzz-er,由key1/key2控制輸入8位預置數(shù)，并在數(shù)碼管12上顯示（調用key_led模塊）。（二）

12、實驗原理：數(shù)控分頻器的功能就是輸入端輸入不同的數(shù)據(jù)時，產生不同的分頻比，從而產生不同的頻率值。本例是用計數(shù)值可并行預置的加法計數(shù)器設計完成的，方法是將計數(shù)溢出位與預置數(shù)加載輸入信號相接即可。三、實驗步驟：1、啟動quartus ii建立一個空白工程，然后命名為dvf16.qpf。 2、建立波形仿真文件（dvf.vwf）并進行功能仿真驗證。3、分別新建veriloghdl源程序文件pulse.v、key_led.v、int_div.v,輸入程序代碼并保存(完整的veriloghdl程序參考程序清單五.1、五.2和二.2),然后進行綜合編譯.若在編譯過程中發(fā)現(xiàn)錯誤,則找出并更正錯誤,直到編譯成功為

13、止。4、從設計文件創(chuàng)建模塊,由pulse.v、key_led.v、int_div.v分別生成名為pulse.bsf 、key_led.bsf、int_div.bsf的模塊符號文件。5、新建圖形設計文件（頂層模塊）命名為dvf16.bdf并保存。其模塊原理圖如圖五.1所示。圖五.1 8位全加器頂層模塊6、選擇目標器件并對相應的引腳進行鎖定，在這里縮選擇的器件為altera公司cyclone系列的ep1c6q240c8芯片。引腳鎖定方法如表五.1所列。將未使用的引腳設置為三態(tài)輸入。表五.1 引腳鎖定方法信號引腳信號引腳信號引腳ic6ic12edaic6ic12edaic6ic12edaseg（0）

14、169169169seg（7）164164164dig（6）198238213seg（1）170170170dig（0）160160160dig（7）205239214seg（2）167167167dig（1）159159159key（0）121121121seg（3）168168168dig（2）162162162key（1）122122122seg（4）165165165dig（3）161161161fout175175175seg（5）166166166dig（4）204236215clock282828seg（6）163163163dig（5）1992372167、將dvf.bdf設置

15、為頂層實體。對該工程文件進行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤直至編譯成功為止。8、連接硬件、下載程序。如果核心板是quicksopc-1c12，則須執(zhí)行此步驟；否則跳過此步。將實驗箱配置的連線將核心板上pack區(qū)的引腳236、237、238和239分別與數(shù)碼管顯示區(qū)的com3(dig_com)的dig4dig7相對應連接。將跳線短接帽跳接到jp7和jp6的key1、key2和beep。將altera byteblasterii下載電纜的兩端分別接到pc機的打印機并口和quicksopc核芯板上的jtag下載口上，打開電源，執(zhí)行下載命令，把程序下載到fpga器件中。按下ke

16、y1、key2鍵改變分頻預置數(shù)，觀察蜂鳴器發(fā)出的聲音有何變化。9、實驗程序：module div16(clk_in,clk_out,rst); parameter width=3;input clk_in;input rst;output clk_out;regwidth-1:0 cnt;reg tmp_clk; always(posedge clk_in) begin if(!rst) begin cnt=0; tmp_clk=0; end else if(cnt=3b111) begin cnt=0; tmp_clk=tmp_clk; end else cnt=cnt+1; end ass

17、ign clk_out=tmp_clk; endmodule四、實驗結果：五、實驗總結：通過本實驗，熟練掌握了分頻器的工作原理及設計，并進行偶數(shù)分頻器的波形仿真。熟悉了對io口的控制操作。掌握了verilog語言的語言的書寫和調試。實驗四 按鍵控制數(shù)碼管的顯示一、實驗目的：1、進一步了解、熟悉和掌握fpga開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。2、學習數(shù)碼管的工作原理和電路設計。3、熟悉對按鍵功能的操作。4、學會按鍵控制數(shù)碼管的顯示，并通過顯示數(shù)值，區(qū)分是安格按鍵被按下。二、實驗內容和原理：（一）實驗內容：要求當按下key1是數(shù)碼管顯示1；當按下key2是數(shù)碼

18、管顯示2依次類推，直到當按下key8是數(shù)碼管顯示8。（二）實驗原理：1、數(shù)碼管的顯示原理：led的結構led數(shù)碼管里面有8只發(fā)光二極管，分別做a,b,c,d,e,f,g,dp斷，其中dp為小數(shù)點斷，每個段都有兩個外部引腳，其中一個接外部電路，另外一個8段共用一個極，或陰極，或陽極。在非共用端加入并行數(shù)據(jù)就可以控制數(shù)碼管各段led的亮和滅，來顯示不同的數(shù)字。下面是0-9需要再并行一端配置的數(shù)據(jù) 0xc0,0xf9,x0a4,x0b0,x099,x092,x082,x0f8,0x80,0x982、實驗設計：當key按下時，我們對key_in的取值進行讀取，根據(jù)讀取的信號，對數(shù)碼管位選信號進行控制，

19、使其顯示對應的數(shù)值。例如當?shù)谝粋€按鍵按下時,有key_in=8b11111110,則賦值seg=8hf9，數(shù)碼管顯示1。三、實驗步驟：1、啟動 quartus建立一個空白工程，然后命名為key_led。2、點擊filenew.，在該項目下新建verilog hdl 源程序文件key_led.v，輸入試驗程序中的源程序代碼保存后選擇工具欄中啟動編譯，若在編譯中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直到編譯成功為止。module key_led(key_in,seg);input7:0key_in;output7:0seg;reg7:0seg;reg7:0buffer;always(key_in)begin

20、 buffer=key_in; case(buffer) 8b11111110:seg=8hf9; 8b11111101:seg=8ha4; 8b11111011:seg=8hb0; 8b11110111:seg=8h99; 8b11101111:seg=8h92; 8b11011111:seg=8h82; 8b10111111:seg=8hf8; 8b01111111:seg=8h80; default: seg=8hc0; endcaseendendmodule3、引腳設置：key0key1key2key2key4key5key6key7121122123124125126127128se

21、g0seg1seg2seg3seg4seg5seg6seg71691701671681651661631644、下載sof文件到試驗箱里，觀察試驗箱上的實驗結果。四、實驗數(shù)據(jù)和結果當按下key1時數(shù)碼管顯示為1；當按下key2時數(shù)碼管顯示為2；當按下key3時數(shù)碼管顯示為3；當按下key4時數(shù)碼管顯示為4；當按下key5時數(shù)碼管顯示為5；當按下key6時數(shù)碼管顯示為6;當按下key7時數(shù)碼管顯示為7;當按下key8時數(shù)碼管顯示為8；五、實驗總結通過本實驗，學會了按鍵對數(shù)碼管的控制，并且掌握了數(shù)碼管數(shù)值顯示的控制方法，還能通過按鍵控制數(shù)碼管顯示相應的數(shù)值。實驗五 學號的顯示一、實驗目的：1、熟練

22、掌握fpga開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。2、熟悉數(shù)碼管段選和位選的操作。3、掌握分頻程序的使用。4、實驗設計實現(xiàn)8個數(shù)碼管顯示學號后8位。二、實驗原理和內容。（一）實驗內容：要求調試好實驗以后實驗箱上的第一個數(shù)碼管顯示4，一秒后熄滅，此時第二個數(shù)碼管顯示0，然后依次類推直到第八個數(shù)碼管依次顯示數(shù)字 4、0、7、1、0、6、3、1。（二）實驗原理：在實驗箱上，在非共用端加入并行數(shù)據(jù)就可以控制數(shù)碼管各段led的亮和滅，來顯示不同的數(shù)字。由于實驗使用的時鐘引腳頻率比較高，在掃描數(shù)值的時候比較快，肉眼無法識別顯示的數(shù)字，故先做預分頻處理。實驗用的原理圖： 三

23、、實驗步驟：1、啟動 quartus建立一個空白工程，然后命名為scan_led。2、點擊filenew.，在該項目下新建verilog hdl 源程序文件scan_led.v，輸入試驗程序中的源程序代碼保存后選擇工具欄中啟動編譯，若在編譯中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直到編譯成功為止。module scan_led(clk,dig,seg);input clk;output7:0dig;output7:0seg;reg7:0seg_r;reg7:0dig_r;reg3:0disp_dat;reg2:0count;assign dig=dig_r;assign seg=seg_r;always

24、 (posedge clk)begin count=count+1b1;endalways (posedge clk)begin case(count) 3d0:disp_dat=4; 3d1:disp_dat=0; 3d2:disp_dat=7; 3d3:disp_dat=1; 3d4:disp_dat=0; 3d5:disp_dat=6; 3d6:disp_dat=3; 3d7:disp_dat=1;endcase case(count) 3d0:dig_r=8b11111110; 3d1:dig_r=8b11111101; 3d2:dig_r=8b11111011; 3d3:dig_r=

25、8b11110111; 3d4:dig_r=8b11101111; 3d5:dig_r=8b11011111; 3d6:dig_r=8b10111111; 3d7:dig_r=8b01111111; endcaseendalways(disp_dat)begin case(disp_dat) 4h0:seg_r=8hc0; 4h1:seg_r=8hf9; 4h2:seg_r=8ha4; 4h3:seg_r=8hb0; 4h4:seg_r=8h99; 4h5:seg_r=8h92; 4h6:seg_r=8h82; 4h7:seg_r=8hf8; 4h8:seg_r=8h80; 4h9:seg_r

26、=8h90; endcaseendendmodule3、點擊filenew.，在該項目下新建verilog hdl 源程序文件int_div.v，輸入試驗程序中的源程序代碼保存后選擇工具欄中啟動編譯，若在編譯中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直到編譯成功為止。module int_div(clock,clk_out);input clock; output clk_out; reg clk_p_r; reg clk_n_r; regf_div_width - 1:0 count_p; regf_div_width - 1:0 count_n; parameter f_div = 48000000;

27、 parameter f_div_width = 32; wire full_div_p; wire half_div_p; wire full_div_n; wire half_div_n; assign full_div_p = (count_p f_div - 1);assign half_div_p = (count_p 1) - 1);assign full_div_n = (count_n f_div - 1);assign half_div_n = (count_n 1) - 1);assign clk_out = (f_div = 1) ? clock : (f_div0 ?

28、(clk_p_r & clk_n_r) : clk_p_r);always (posedge clock)begin if(full_div_p) begin count_p = count_p + 1b1; if(half_div_p) clk_p_r = 1b0; else clk_p_r = 1b1; end else begin count_p = 0; clk_p_r = 1b0; endendalways (negedge clock)begin if(full_div_n) begin count_n = count_n + 1b1; if(half_div_n) clk_n_r

29、 = 1b0; else clk_n_r = 1b1; end else begin count_n = 0; clk_n_r = 1b0; endendendmodule4、新建原理圖文件block.bdf，連接各個模塊，并設置為頂層文件。5、設置引腳下載sof文件到試驗箱。時鐘引腳：pin_28dig0dig1dig2dig3dig4dig5dig6dig7160159162161215216213214seg0seg1seg2seg3seg4seg5seg6seg7169170167168165166163164四、實驗結果：實驗箱上的第一個數(shù)碼管顯示4，一秒后熄滅，此時第二個數(shù)碼管顯示

30、0，然后依次類推直到第八個數(shù)碼管依次顯示數(shù)字 4、0、7、1、0、6、3、1。五、實驗總結：通過熟練掌握fpga開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。通過實驗進一步熟練了數(shù)碼管的顯示原理，和顯示過程。并學會了分頻程序的使用。實驗六 數(shù)碼管顯示計數(shù) 一、實驗目的：1、熟練掌握fpga開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。2、學會了數(shù)字時鐘的硬件設計2、學會對數(shù)碼管個位和十位的控制及數(shù)值的顯示。二、實驗內容和原理：（一）實驗內容：在smartsopc實驗箱上完成一個類似數(shù)字時鐘的可以計時學號后兩位顯示器，要求使用電腦軟件及實驗箱學

31、習使用數(shù)碼管中的個位和十位來顯示計數(shù)學號從0開始顯示直到顯示到31，再返回0重新計數(shù)。就像數(shù)字時鐘一樣。（二）實驗原理：計數(shù)程序包括三個部分：脈沖發(fā)生電路，計數(shù)顯示部分。由于系統(tǒng)時鐘為50mhz，為了能夠找到一個合適的數(shù)字跳變時間，我對時鐘做50m分頻，使得每次數(shù)字增加間隔在1 秒。計數(shù)顯示部分包括led段選的掃描和顯示。復位和暫停包括兩個按鍵控制。實現(xiàn)復位，暫停和開始。 三、實驗步驟：1、動 quartus建立一個空白工程，然后命名為xuehaoxs。2、點擊filenew.，在該項目下新建verilog hdl 源程序文件scan_led.v，輸入試驗程序中的源程序代碼保存后選擇工具欄中啟

32、動編譯，若在編譯中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直到編譯成功為止。module xuehaoxs(clk,key,dig,seg);input clk;input1:0key;output7:0 dig;output7:0 seg;reg7:0 seg_r;reg7:0 dig_r;reg3:0 disp_dat;reg24:0 count;reg7:0 num;reg sec,keyen;reg1:0dout1,dout2,dout3;wire1:0key_done;assign dig=dig_r;assign seg=seg_r;always (posedge clk) /時鐘產生部分be

33、gin count=count+1b1; if(count=25d4000000) begin count=25d0; sec=sec; endendassign key_done=(dout1|dout2|dout3);always (posedge count17) /消抖動部分begin dout1=key; dout2=dout1; dout3=dout2;endalways (negedge key_done0)begin keyen=keyen;endalways (posedge clk) /數(shù)碼管的位選，這里選通兩個數(shù)碼管。begin case(count17:15) 3d0:

34、disp_dat=num3:0; 3d1:disp_dat=num7:4;endcasecase(count17:15) 3d0:dig_r=8b11111110; 3d1:dig_r=8b11111101;endcaseendalways (posedge clk) /數(shù)碼管顯示部分begin case(disp_dat) 4h0:seg_r=8hc0; 4h1:seg_r=8hf9; 4h2:seg_r=8ha4; 4h3:seg_r=8hb0; 4h4:seg_r=8h99; 4h5:seg_r=8h92; 4h6:seg_r=8h82; 4h7:seg_r=8hf8; 4h8:seg_

35、r=8h80; 4h9:seg_r=8h90; default:seg_r=8hff;endcaseif(count17:15=3d2)&sec) seg_r=8hff;endalways (negedge sec or negedge key_done1) /數(shù)碼管復位，掃描部分begin if(!key_done1)begin num=8h1; endelse if(!keyen)begin num3:0=num3:0+1b1; if (num3:0=4ha) beginnum3:0=4h0;num7:4=num7:4+1b1;endif (num7:4=4h3&num3:0=4h1)nu

36、m7:0=8h1;endendendmodule3、編譯完成，找出錯誤，并改正，到無錯誤。4、引腳設置：時鐘引腳：pin_28;dig0dig1dig2dig3dig4dig5dig6dig7160159162161215216213214seg0seg1seg2seg3seg4seg5seg6seg71691701671681651661631645、通過jtag接口下載sof文件到實驗箱，觀察結果。四、實驗數(shù)據(jù)和結果：學習使用數(shù)碼管中的個位和十位來顯示計數(shù)學號從0開始顯示直到顯示到31，再返回0重新計數(shù)，依次類推來回循環(huán)。就像數(shù)字時鐘一樣。五、實驗總結：通過本實驗又進一步的熟練掌握了fpg

37、a開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。并復習了以前學過的知識 學會可用一個數(shù)字時鐘的模式，和對數(shù)碼管個個位的控制。最后還熟悉了分頻流程及消抖程序在不同程序中的使用方法。實驗七 序列檢測器一：實驗目的：1、熟練掌握fpga開發(fā)軟件quartusii的使用方法及verilog hdl的編程方法。2、掌握有限狀態(tài)機的工作原理。3、熟悉串行信號的輸入和掃描。4、了解在多狀態(tài)情況下的狀態(tài)選擇和控制。5、實現(xiàn)用有限狀態(tài)機對輸入串行信號01100的讀取和判斷。二、實驗內容和原理：（一）實驗內容：要求當檢測器檢測到01100 時cout=1。（二）實驗原理：有限狀態(tài)機：在數(shù)字電路系統(tǒng)中，有限狀態(tài)機是一種十分重要的時序邏輯電路模塊。有限狀態(tài)機是指輸出取決于過去輸入部分和當前輸入部分的時序邏輯電路。一般來說，除了輸入部分和輸出部分外，有限狀態(tài)機還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機的內部狀態(tài)，它們常被稱為狀態(tài)寄存器。在有限狀態(tài)機中，狀態(tài)寄存器的的下一個狀態(tài)不僅與輸入信號有關，而且還與該寄存器的當