畢業(yè)設(shè)計基于FPGA的DDS應(yīng)用

1、畢業(yè)設(shè)計論文 基于fpga的dds應(yīng)用 摘要- 31 -直接數(shù)字頻率合成(dds)是把一系列數(shù)據(jù)量形式的信號通過da轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號合成技術(shù)。目前在高頻領(lǐng)域中，專用dds芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大，利用fpga來設(shè)計符合自己需要的dds系統(tǒng)就是一個很好的解決方法?，F(xiàn)場可編程門陣列(fpga)器件具有工作速度快、集成度高、可靠性高和現(xiàn)場可編程等優(yōu)點，并且fpga支持系統(tǒng)現(xiàn)場修改和調(diào)試，由此設(shè)計的dds電路簡單，性能穩(wěn)定，也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要求。本文簡要介紹了dds的工作原理，提出了一種選用fpga_ep1c3t100n芯片來實現(xiàn)dds系統(tǒng)的核心

2、部分的設(shè)計方案，用vhdl語言用quartus來進(jìn)行一系列的調(diào)試、仿真來完善設(shè)計，達(dá)到預(yù)期的目的。關(guān)鍵詞：dds fpga quartus fpga_ep1c3t100n芯片abstractdirect digital synthesis (dds) is to form a data signal through d / a converter into analog form of signal synthesis techniques. present in high frequency areas, special dds chip control, frequency control

3、 and other aspects of system requirements differ greatly, the use of fpga to design dds system suits their needs is a good solution. field programmable gate array (fpga) devices have to work fast, high integration, high reliability and the advantages of field programmable and support system for fpga

4、-site to modify and debug the design of the dds circuit which is simple, stable performance, but also the basic communications systems can meet most requirements. this paper introduces the working principle of dds, a selection of fpga_ep1c3t100n dds chip to realize the core of the system design, vhd

5、l language to use quartus series of debug, simulation to improve the design to achieve the intended purpose.keywords: dds fpga quartus fpga_ep1c3t100n chip目 錄緒 論5第一章 系統(tǒng)設(shè)計方案的研究61.1 系統(tǒng)的性能要求61.2 dds簡介61.2.1 dds結(jié)構(gòu)原理61.2.2 性能特點71.2.3 dds的理論分析81.2.4 相位累加器81.2.5 移相原理101.2.6 da轉(zhuǎn)換模塊111.2.7 濾波器模塊111.2.8 實現(xiàn)dds

6、的三種技術(shù)方法111.3 fpga簡介111.3.1 fpga概述111.3.2 fpga的基本特點主要有121.3.3 fpga的工作原理121.3.4 fpga配置方式131.4 vhdl介紹151.4.1 vhdl簡介151.4.2 vhdl語言的特點151.4.3 vhdl語言的構(gòu)成151.5 quartus ii介紹161.5.1 quartus ii簡介161.5.2 quartus ii優(yōu)點171.5.3 quartus ii應(yīng)用17第二章 應(yīng)用器件介紹及電路182.1 fpga_ep1c3t100n簡介182.2 dac0832簡介192.3 ams1117穩(wěn)壓器192.4 l

7、m358雙運(yùn)算放大器202.5 電路設(shè)計模塊構(gòu)成202.6 dds的實現(xiàn)方案202.7 d/a轉(zhuǎn)換電路與幅度控制電路222.8 電源電路與濾波電路22第三章 系統(tǒng)實現(xiàn)243.1 fpga 下載243.2 硬件調(diào)試243.3 輸出波形24總 結(jié)25致 謝26參考文獻(xiàn)27附 錄28附a 原理圖28附b pcb29附c vhdl程序30附d 成果展示31緒 論在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號，一般的振蕩器己不能滿足要求，這就需要頻率合成技術(shù)。dds具有相對帶寬寬、頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號等優(yōu)點，已成為現(xiàn)代頻率合

8、成技術(shù)中的姣姣者。采用直接數(shù)字合成芯片dds及外加d/a轉(zhuǎn)換芯片構(gòu)成的可控信號源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號的頻率和幅度可由微機(jī)來精確控制，調(diào)節(jié)非常方便?？删幊涕T陣列（fpga）具有集成度高、通用性好、設(shè)計靈活、編程方便、可以實現(xiàn)芯片的動態(tài)重構(gòu)等特點，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點，因此采用數(shù)字方法實現(xiàn)各種模擬調(diào)制也越來越普遍5?，F(xiàn)在許多dds芯片都直接提供了實現(xiàn)多種數(shù)字調(diào)制的功能，實現(xiàn)起來比較簡單，而要實現(xiàn)模擬線性調(diào)制具有一定的難度。本文在深刻理解dds原理基礎(chǔ)上，應(yīng)用quartus編譯器、vhdl硬件語

9、言，在altera公司ep1c3核心板平臺上結(jié)合dac0832、lm358以及rc濾波實現(xiàn)一路幅度、頻率可調(diào)的正弦波，為下一步開發(fā)更復(fù)雜、更完善的dds系統(tǒng)建立了可靠的實驗平臺。第一章 系統(tǒng)設(shè)計方案的研究1.1 系統(tǒng)的性能要求由于本系統(tǒng)由多部分構(gòu)成，在此根據(jù)各部分的基本原理，對各方案進(jìn)行分析和比較。本設(shè)計采用直接數(shù)字頻率合成技術(shù)設(shè)計雙通道正弦信號發(fā)生器，可以輸出兩路頻率相同、相位差可調(diào)的正弦信號。該發(fā)生器具有頻率穩(wěn)定度高及調(diào)頻、調(diào)相迅速的優(yōu)點。由于本系統(tǒng)主要dds的fpga實現(xiàn)，故在此著重介紹dds的原理及其fpga實現(xiàn)。1.2 dds簡介1.2.1 dds結(jié)構(gòu)原理dds的基本原理是利用采樣定

10、理,通過查表法產(chǎn)生波形。dds的結(jié)構(gòu)有很多種,其基本的電路原理可用圖1-1來表示。圖1-1 dds的原理框圖相位累加器由n位加法器與n位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fs,加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加,把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣,相位累加器在時鐘作用下,不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出,相位累加器在每一個時鐘脈沖輸入時,把頻率控制字累加一次,相位累加器輸出的數(shù)據(jù)就是合成信號的相位,相位累加器的溢

11、出頻率就是dds輸出的信號頻率。 用相位累加器輸出的數(shù)據(jù)作為波形存儲器(rom)的相位取樣地址,這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出,完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到d/a轉(zhuǎn)換器,d/a轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量,以便輸出頻譜純凈的正弦波信號。 dds在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平,為系統(tǒng)提供了優(yōu)于模擬信號源的性能。1.2.2 性能特點(1)輸出頻率相對帶寬較寬輸出頻率帶寬為50%fs(理

12、論值)。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑制,實際的輸出頻率帶寬仍能達(dá)到40%fs。(2)頻率轉(zhuǎn)換時間短dds是一個開環(huán)系統(tǒng),無任何反饋環(huán)節(jié),這種結(jié)構(gòu)使得dds的頻率轉(zhuǎn)換時間極短。事實上,在dds的頻率控制字改變之后,需經(jīng)過一個時鐘周期之后按照新的相位增量累加,才能實現(xiàn)頻率的轉(zhuǎn)換。因此,頻率轉(zhuǎn)換的時間等于頻率控制字的傳輸時間,也就是一個時鐘周期的時間。時鐘頻率越高,轉(zhuǎn)換時間越短。dds的頻率轉(zhuǎn)換時間可達(dá)納秒數(shù)量級,比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。(3)頻率分辨率極高 若時鐘fs的頻率不變,dds的頻率分辨率就由相位累加器的位數(shù)n決定。只要增加相位累加器的位數(shù)n即

13、可獲得任意小的頻率分辨率。目前,大多數(shù)dds的分辨率在1hz數(shù)量級,許多小于1mhz甚至更小。(4)相位變化連續(xù)改變dds輸出頻率,實際上改變的每一個時鐘周期的相位增量,相位函數(shù)的曲線是連續(xù)的,只是在改變頻率的瞬間其頻率發(fā)生了突變,因而保持了信號相位的連續(xù)性。(5)輸出波形的靈活性只要在dds內(nèi)部加上相應(yīng)控制如調(diào)頻控制fm、調(diào)相控制pm和調(diào)幅控制am,即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能,產(chǎn)生fsk、psk、ask和msk等信號。另外,只要在dds的波形存儲器存放不同波形數(shù)據(jù),就可以實現(xiàn)各種波形輸出,如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)dds的波形存儲器分別存放正弦和余弦函數(shù)表時,

14、既可得到正交的兩路輸出。(6)其他優(yōu)點由于dds中幾乎所有部件都屬于數(shù)字電路,易于集成,功耗低、體積小、重量輕、可靠性高,且易于程控,使用相當(dāng)靈活,因此性價比極高。dds也有局限性,主要表現(xiàn)在： (1)輸出頻帶范圍有限由于dds內(nèi)部dac和波形存儲器(rom)的工作速度限制,使得dds輸出的最高頻率有限。目前市場上采用cmos、tyl、ecl工藝制作的dds芯片,工作頻率一般在幾十mhz至400mhz左右。采用gaas工藝的dds芯片工作頻率可達(dá)2ghz左右。(2)輸出雜散大 由于dds采用全數(shù)字結(jié)構(gòu),不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散;幅度量化誤差(由存

15、儲器有限字長引起)造成的雜散和dac非理想特性造成的雜散。1.2.3 dds的理論分析dds的基本原理是，在高速存儲器中放入正弦函數(shù)相位數(shù)據(jù)表格，經(jīng)過查表操作，將讀出的數(shù)據(jù)送到高速dac產(chǎn)生正弦波?？删幊蘢ds系統(tǒng)原理如圖1-2 圖1-2 可編程dds系統(tǒng)原理n:相位累加器位數(shù)； m：相位累加器實際對rom尋址的位數(shù)s：rom輸出正弦信號（離散化）的位數(shù)位數(shù)：相位累加器舍去的位數(shù)，滿足位數(shù)=n-m1.2.4 相位累加器相位累加器由 n位加法器與n 位累加寄存器級聯(lián)構(gòu)成如下圖1-3圖1-3 相位累加器原理每來一個時鐘脈沖fc，加法器將控制字 k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送

16、到累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進(jìn)行線性相位加累加。由此可以看出，相位累加器在每一個時鐘輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的輸出頻率就是 dds輸出的信號頻率。 接著，把相位累加器輸出的數(shù)據(jù)作為波形存儲器（rom）的相位取樣地址。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出（可以看成是一種映射） ，完成相位到相應(yīng)幅值轉(zhuǎn)換。波形存儲器的輸出送到 d/a 轉(zhuǎn)換器，d/a轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。d

17、/a轉(zhuǎn)換器之后還可以加上一低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。而這個低通濾波器可以用 dsp編程完成，或者用fpga編程實現(xiàn)。示意圖1-4如下圖1-4 各階段波形輸出dds輸出信號的頻率與基準(zhǔn)時鐘頻率的關(guān)系由下式給定： (公式2-1)其中，為基準(zhǔn)時鐘頻率，為波形存儲器的字?jǐn)?shù)，n為相位累加器的位數(shù)， k為頻率控制字。一般的, k小于n 假設(shè)基準(zhǔn)時鐘頻率為 131khz，累加器為 8位，k=4, 則。 可見，通過設(shè)定 dds 相位累加器的位數(shù)（也即 rom 存儲器數(shù)據(jù)表的長度）、頻率控制字和基準(zhǔn)時鐘頻率，就可以產(chǎn)生任意頻率的輸出。 dds的頻率分辨率（即頻率精度）定義

18、為： (公式2-2)其中，為基準(zhǔn)時鐘頻率，為波形存儲器的字?jǐn)?shù)， n為相位累加器的位數(shù)。 dds 輸出信號的頻率分辨率也就是頻率控制字k為1時dds輸出的頻率值，由基準(zhǔn)時鐘頻率和rom存儲器數(shù)據(jù)表的長度決定，因此只要 rom存儲器數(shù)據(jù)表的長度足夠長，dds就可以得到很細(xì)的頻率間隔，同時我們可以在基準(zhǔn)時鐘后面加一級分頻器電路，這樣就可以在更大的范圍內(nèi)調(diào)節(jié)頻率分辨率及輸出信號的頻率。 dds輸出信號的最低頻率也就是 dds 的頻率分辨率，而dds輸出信號的最高頻率由nyquist 采樣定理決定，理論上可以達(dá)到時鐘頻率的一半，即，但由于工作頻率越接近 ，階梯波形中所包含的無用頻率分量越大，而低通濾波器

19、的特性又不是理想的，輸出信號的頻譜純度很難達(dá)到所要求的指標(biāo)，為此dds 輸出信號的最大頻率都低于 ，一般認(rèn)為 dds 輸出信號的上限頻率為時鐘頻率的40%。1.2.5 移相原理所謂移相是指兩路同頻的信號，以其中的一路為參考，另一路相對于該參考作超前或滯后的移動，即稱為相位的移動。兩路信號的相位不同，便存在相位差，簡稱相差。若我們將一個信號周期看作是360，則相差的范圍就在0360之間。例如在圖1-5中，以a信號為參考，b信號相對于a信號作滯后移相，則稱a超前b，或稱b滯后a。圖1-5 移相示意圖若輸出信號a和b的相位差可調(diào)，須保證兩路信號同步，故應(yīng)滿足以下條件：(1)輸入到兩個頻率合成器芯片的

20、參考時鐘之間的相位偏移要足夠小。這個相移會導(dǎo)致輸出信號之間產(chǎn)生與之成比例的相移。因此在布線時必須精心設(shè)計，使從fpga輸出參考時鐘的引腳到兩個頻率合成器芯片的參考時鐘輸入引腳的引線距離相等，以保證系統(tǒng)時鐘同步。另外，參考時鐘上升下降沿的抖動應(yīng)盡可能小，并且時間應(yīng)盡可能短，因為不同頻率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時鐘的上升下降沿時間太長會增加輸出信號的相位誤差。(2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。頻率合成器有兩種更新時鐘產(chǎn)生方式，一種由fpga內(nèi)部自動產(chǎn)生，另一種由外部提供。要使兩路輸出

21、信號同步，必須使用外部io更新時鐘，同時必須使參考時鐘信號(refclk)與外部io更新時鐘(update clk)上升沿之間滿足圖1-6所示的時序關(guān)系。圖1-6 參考時鐘與更新時鐘之間的時序關(guān)系1.2.6 da轉(zhuǎn)換模塊da轉(zhuǎn)換器是dds系統(tǒng)的核心器件，其速度和特性直接影響整個系統(tǒng)的性能。從建立時間、尖峰脈沖能量、位數(shù)和積分線性等四個方面選擇da轉(zhuǎn)換器。因為dds系統(tǒng)的工作頻率一般都很高，因此首先應(yīng)選用高速da轉(zhuǎn)換器。其次是考慮信噪比問題，增大da轉(zhuǎn)換器的位數(shù)，可減小電壓幅值量化誤差，增大信噪比，因此，采用了8位的da轉(zhuǎn)換器。1.2.7 濾波器模塊濾波器分為兩組：一組是橢圓函數(shù)濾波器，用于正弦

22、波的濾波；另一組是線性濾波器，用于其他標(biāo)準(zhǔn)波形的濾波1.2.8 實現(xiàn)dds的三種技術(shù)方法1 采用高性能dds單片電路的解決方案2采用低頻正弦波dds單片電路的解決方案3自行設(shè)計的基于fpga芯片的解決方案dds問世之初，構(gòu)成dds的元器件的速度限制和數(shù)字化引起的噪聲這兩個主要缺點阻礙了dds的發(fā)展與實際應(yīng)用。隨著近幾年超高速數(shù)字電路的發(fā)展以及對dds的深入研究，dds的最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。近年來隨著頻率合成技術(shù)的發(fā)展，dds已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。1.3 fpga簡介1.3.1 fpga概述現(xiàn)場可

23、編程門陣列fpga（fieldprogrammable gate array）是美國xilinx公司于1984年首先開發(fā)的一種通用型用戶可編程器件。fpga既具有門陣列器件的高集成度和通用性，又有可編程邏輯器件用戶可編程的靈活性。fpga是英文field programmable gate array的縮寫，即現(xiàn)場可編程門陣列，它是在pal、gal、epld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input ou

24、tput block）和內(nèi)部連線（interconnect）三個部分。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 1.3.2 fpga的基本特點主要有 1）采用fpga設(shè)計asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）fpga可做其它全定制或半定制asic電路的中試樣片。 3）fpga內(nèi)部有豐富的觸發(fā)器和io引腳。 4）fpga是asic電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 5）fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。 可以說，fpga芯片是小批

25、量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇1.3.3 fpga的工作原理fpga是在pal、gal、epld、cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為asic領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。由于fpga需要被反復(fù)燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像asic那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流fpga都采用了基于sram工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級fpga采用flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對fpg

26、a的重復(fù)配置。根據(jù)數(shù)字電路的基本知識可以知道，對于一個n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當(dāng)于實現(xiàn)了與非門電路的功能。fpga的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。查找表的原理與結(jié)構(gòu)查找表(look-up-table)簡稱為lut，lut本質(zhì)上就是一個ram。目前fpga中多使用4輸入的lut，所以每一個lut可以看成一個有4位地址線的的ram。當(dāng)用戶通過原理圖或hdl語言描述了一個邏輯電路以后，pld/fpga開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)

27、果，并把真值表(即結(jié)果)事先寫入ram，這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。下面給出一個四輸入與非門電路的例子來說明lut實現(xiàn)邏輯功能的原理。圖1-7給出一個使用lut實現(xiàn)四輸入與門電路的真值表。圖1-7 輸入與門的真值表從中可以看到，lut具有和邏輯電路相同的功能。實際上，lut具有更快的執(zhí)行速度和更大的規(guī)模。查找表結(jié)構(gòu)的fpga邏輯實現(xiàn)原理因為基于lut的fpga具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。其組成部分主要有可編程輸

28、入/輸出單元、基本可編程邏輯單元、內(nèi)嵌sram、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設(shè)計和生產(chǎn)廠家有xilinx、altera、lattice、actel、atmel和quicklogic等公司，其中最大的是xilinx、altera、lattice三家。1.3.4 fpga配置方式fpga的配置與編程都是通過軟件設(shè)計與仿真驗證的功能寫入實際的fpga中才能完成的。所以，pfga需要通過配置才能實現(xiàn)所需要的功能。cyclone器件的配置數(shù)據(jù)存儲在sram單元中，由于sram是易失性的存儲器，因此cyclone器件上電后，外部電路需要將配置數(shù)據(jù)重新下載到sram器件的單元中。在

29、期間配置完成后，內(nèi)部的寄存器以及i/o管腳必須先進(jìn)性初始化，然后才會按照用戶設(shè)計功能正常工作。cyclone器件的配置方式有三種主穿行(as)方式，被動串行方式（ps）方式和jtag方式。本系統(tǒng)使用as方式和jtag方式。主串行方式as只能夠與altera公司提供的制動主動配置芯片（epcs系列）配置使用，而且只有在stratix系列和cyclone系列的器件中支持。as方式在fpga主動方式下，有目標(biāo)fpga來主動輸出控制和同步信號（包括配置時鐘）給altera專用的配置芯片（epscs1和epcs4等）在芯片收到命令后就把配置數(shù)據(jù)發(fā)給fpga，完成配置過程。as配置方式比較簡單，只需要da

30、ta，dclk，ncs。asdi四條線與船型芯片連接即可。圖1-8 as配置芯片與fpga硬件連接電路邊界掃描方式(joint test action group，jtag)是1990年被ieee批準(zhǔn)為ieeell4911990測試訪問端口和邊界掃描結(jié)構(gòu)標(biāo)準(zhǔn)，主要用于芯片內(nèi)部測試?，F(xiàn)在多數(shù)的高級器件都支持jtag協(xié)議，如dsp、fpga器件等。jtag方式是所有配置方式中優(yōu)先級最高的一種，jtag配置方式支持菊花鏈方式，可以級聯(lián)多片fpga，功能比較強(qiáng)大。jtag引腳的定義為：tck為測試時鐘輸入；tdi為測試數(shù)據(jù)輸入，數(shù)據(jù)通過tdi引腳輸入jtag接口；tdo為測試數(shù)據(jù)輸出，數(shù)據(jù)通過tdo引

31、腳從jtag接口輸出；tms為測試模式選擇，tms用來設(shè)置jtag接口處于某種特定的測試模式；trst為測試復(fù)位，輸入引腳，低電平有效。圖1-9 jtag配置時的連接電路1.4 vhdl介紹1.4.1 vhdl簡介vhdl的英文全名是very-high-speed integrated circuit hardware description language，誕生于1982年。1987年底，vhdl被ieee和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級

32、語言。vhdl的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計的基本點。1.4.2 vhdl語言的特點vhdl 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,vhdl 語言主要具有以下優(yōu)點：(1) vhdl 語言功能強(qiáng)大,設(shè)計方式多樣；(2) vhdl 語言具

33、有強(qiáng)大的硬件描述能力；(3) vhdl 語言具有很強(qiáng)的移植能力；(4) vhdl 語言的設(shè)計描述與器件無關(guān)；(5) vhdl 語言程序易于共享和復(fù)用；由于 vhdl 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享, 從而減小硬件電路設(shè)計的工作量, 縮短開發(fā)周期。1.4.3 vhdl語言的構(gòu)成以硬件模式語言表達(dá)設(shè)計意圖，fpga作為硬件載體，計算機(jī)的開發(fā)工具。eda軟件作為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計方法日益成熟。vhdl語言的程序結(jié)構(gòu)。一個vhdl程序包含實體（entity），結(jié)構(gòu)體（architecture）,配置（configur

34、ation）.包集合（package）,庫（library5）個部分。其實實體是一個vhdl程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成。實體說明用于描述設(shè)計系統(tǒng)的外部接口信號，結(jié)構(gòu)體用來描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)流程或者系統(tǒng)組織結(jié)構(gòu)形式。配置用于從庫中選取所需單元來組成系統(tǒng)設(shè)計的不同規(guī)格的不同版本，是被設(shè)計系統(tǒng)的功能發(fā)生變化。包集合存放個設(shè)計模塊工匠的數(shù)據(jù)類型，常熟，子程序等。庫用于存放已編譯的實體結(jié)構(gòu)體，包集合，配置。庫有兩種，一種用戶自行生成的ip庫，有些集成電路設(shè)計中心開發(fā)了大量的工程軟件，有不少好的設(shè)計范例，可以重復(fù)引用，所以用戶自行建立庫的專業(yè)eda公司的任務(wù)之一。另外一種是pld，

35、asic芯片制造商提供的庫。用戶可以直接引用不必從頭編寫設(shè)計實體結(jié)構(gòu)體描述結(jié)構(gòu)體n結(jié)構(gòu)體1設(shè) 計 實 體圖1-10 vhdl程序語言結(jié)構(gòu)vhdl程序由兩部分組成：第一部分為實體說明，第二部分為結(jié)構(gòu)體。vhdl程序結(jié)構(gòu)更抽象。更基本更簡練的表示。設(shè)計實體由關(guān)鍵字(entity)來標(biāo)識，結(jié)構(gòu)體由arehitecture來標(biāo)識。一個電路系統(tǒng)的程序設(shè)計可以只有一個實體，可以有多個結(jié)構(gòu)體。系統(tǒng)設(shè)計中的實體提供該設(shè)計的公共信息，結(jié)構(gòu)體定義各個模塊內(nèi)的操作特性。一個設(shè)計實體至少包含一個結(jié)構(gòu)體或多個結(jié)構(gòu)體，構(gòu)成一個電子系統(tǒng)的設(shè)計系統(tǒng)。1.5 quartus ii介紹1.5.1 quartus ii簡介quar

36、tus ii 是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整pld設(shè)計流程。 quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 quartus ii支持altera的ip核，包含了lpm/megafunction宏功能模塊庫，使用戶可以充分利用成熟的模塊

37、，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方eda工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方eda工具。 此外，quartus ii 通過和dsp builder工具與matlab/simulink相結(jié)合，可以方便地實現(xiàn)各種dsp應(yīng)用系統(tǒng)；支持altera的片上可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 altera quartus ii 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。1.5.2 quartus ii優(yōu)點1) 快速重新編譯特性，進(jìn)行小的設(shè)計

38、改動時，保留時序，縮短編譯時間。2) 多處理器支持，編譯時間平均快出20。3) 高級布局布線算法，實現(xiàn)了業(yè)界最短的編譯時間。4) 漸進(jìn)式編譯支持，將編譯時間進(jìn)一步縮短了70。1.5.3 quartus ii應(yīng)用利用quartus對fpga的設(shè)計輸入方法有很多種，可以靈活選擇使用，以下三種輸入方法較為常用：(1)原理圖輸入：這是一種較為直觀便捷的輸入方法，用quartus ii系統(tǒng)本身提供的各種原理圖庫進(jìn)行設(shè)計輸入。操作簡單，易于電路的調(diào)整及觀察。(2)硬件描述語言輸入：quarms 11支持vhdl、ahdl和verilog硬件描述語言的設(shè)計輸入。(3)網(wǎng)表輸入：對于在其它軟件系統(tǒng)上設(shè)計的電路

39、，可以使用網(wǎng)表輸入，而不ouartus ii采用自上而下的設(shè)計方法，采用完全獨立于芯片廠商及產(chǎn)品結(jié)構(gòu)的描述語言，在功能級對產(chǎn)品進(jìn)行定義，并結(jié)合功能仿真技術(shù)，確保設(shè)計的正確性。在功能定義完成以后，用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，進(jìn)行布局布線。其結(jié)果還可以送回仿真器里，進(jìn)行包括功能和時序的驗證。這樣不僅可以大大縮短設(shè)計周期，還可以使設(shè)計規(guī)模大大提高，同時也能保證以往設(shè)計成果的再利用，使用起來更加靈活方便。 第二章 應(yīng)用器件介紹及電路2.1 fpga_ep1c3t100n簡介 圖2-1 ep1c3t-100 引腳fgpa_ep1c3t100n的基本功能及介紹：altera

40、 cyclone 系列的 fpga 是 altera 公司針對底端用戶推出的一個系列的 fpga。具有成本低，使用的方便的優(yōu)點，規(guī)模從 3000 到 20000le，支持各種單口i/o標(biāo)準(zhǔn)如lvttl,lvcmos,pci和sstl-2/3，通過llvd和srsds標(biāo)準(zhǔn)提供多達(dá)64個通道的差 分i/o支持。每個lvds通道高達(dá)640mbps，cyclone期間具有雙數(shù)據(jù)速率（ddr）sdram和fcram接口的專用電路，cyclonefpga中有兩個鎖相環(huán)提供6個輸出和層次時鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計的時鐘管理電路。ep1c3t100引腳功能與分類：6個vcci0(3.3v)引腳i/0banks提供

41、電壓，每個banks可以采用不同的電壓；4個vccint(1.5v),為內(nèi)核提供電壓；11個gnd；vcca_pll為pll提供1.5v電壓；gnda_pll與gnda_pll各一只；cof_done:雙向，開路輸出為低電平表示正寫入數(shù)據(jù)；nstatus:雙向，開路輸出，為低電平表示reset;nconfig:配置控制輸入腳，低電平器件復(fù)位，由低到高的電位跳變啟動配置；dclk:專用的配置腳，ps模式是為配置數(shù)據(jù)使之能夠輸入，as模式為配置數(shù)據(jù)時鐘輸出；datao:專用的配置數(shù)據(jù)輸入腳；nce:專用片選輸入，低電平有效;nce:專用片選輸出，配置完成輸出為低；dsel:共2只，指定配置模式，0

42、0為as；tms,tdi,tck,tdo:是jtag專用膠，前三為輸入；clk0clk3：專用全局時鐘輸入，其中前兩個可用作驅(qū)動pll1;asdo:as模式下數(shù)據(jù)輸出，在ps模式下可作為i/o；ncso:配置存貯器，在ps模式下可作為i/o。2.2 dac0832簡介dac0832是采集頻率為八位的d/a轉(zhuǎn)換芯片，集成電路沒有兩集輸入寄存器，是dac0832芯片具有雙緩沖、單緩沖和直通三種輸入方式，以便適用于各種電路的需要（如要求多路d/a異步輸入、同步轉(zhuǎn)換等）。所以這個芯片應(yīng)用廣泛， 圖2-2 dac0832 管腳分布d/a轉(zhuǎn)換結(jié)果采用電流形式輸出，如需要相應(yīng)的模擬電壓信號，可以通過一個高輸

43、入阻抗的線性運(yùn)算放大器實現(xiàn)。運(yùn)放的反饋電阻可以通過rfb端引用片內(nèi)固有電阻，也可以外接。dac0832引腳功能說明：di0-di7:數(shù)據(jù)輸入線，tll電平；ile:數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效；cs:片選信號輸入線，低電平有效；wr1:為輸入寄存器的寫選通信號；xfer:數(shù)據(jù)傳送控制信號輸入線，低電平有效；wr2:為dac寄存器寫選通輸入線；iout1:電流輸出線。輸入全為1時iout1最大；iout2:電流輸出線，其值與iout1之和為一常數(shù)；rfb:反饋信號輸入線，內(nèi)有反饋電阻；vcc:電源輸入線（+5v+15v）；vref:基準(zhǔn)電壓輸入線（-10v+10v）；agnd:模擬地，

44、模擬信號和基準(zhǔn)電源的參考地；dgnd:數(shù)字地，兩種地線在基準(zhǔn)電源處共地比較好。2.3 ams1117穩(wěn)壓器 ams1117穩(wěn)壓器介紹：ams1117系列穩(wěn)壓器有可調(diào)版與多種固定電壓版，設(shè)計用于提供1a輸出電流且工作壓差可低至1v。在最大輸出電流時，ams1117器件的壓差保證最大不超過1.3v，并隨負(fù)載電流的減小而逐漸降低。ams1117 特性：三端口可調(diào)節(jié)或固定輸出電壓1.5v, 1.8v, 2.5v, 2.85v, 3.3v 和5.0v 輸出電流1a 工作壓差低至1v 線荷載調(diào)節(jié)：0.2% max. 負(fù)載調(diào)節(jié)：0.4% max。可選sot-223,to-252和so-8封裝。 ams111

45、7 應(yīng)用 高效線性穩(wěn)壓器后置穩(wěn)壓器，用于交換式電源 5v至3.3v線性穩(wěn)器 。2.4 lm358雙運(yùn)算放大器圖2-3 lm358運(yùn)算放大lm358 內(nèi)部包括有兩個獨立的、高增益、內(nèi)部頻率補(bǔ)償?shù)碾p運(yùn)算放大器，適合于電源電壓范圍很寬的單電源使用，也適用于雙電源工作模式，在推薦的工作條件下，電源電流與電源電壓無關(guān)。它的使用范圍包括傳感放大器、直流增益模塊和其他所有可用單電源供電的使用運(yùn)算放大器的場合。2.5 電路設(shè)計模塊構(gòu)成（1）dds信號產(chǎn)生電路模塊：包括相位累加器，波形數(shù)據(jù)存儲器和高速dac;（2）fpga控制電路模塊：包括命令接收與處理，產(chǎn)生各種控制信號；（3）模擬通道輸出信號調(diào)理模塊：實現(xiàn)信

46、號放大，幅度調(diào)節(jié)和滯留偏置調(diào)節(jié)等功能。2.6 dds的實現(xiàn)方案dds 系統(tǒng)主要由fpga 核心電路、d/a 轉(zhuǎn)換電路、低通濾波電路、鍵盤電路和顯示電路組成。系統(tǒng)具體實現(xiàn)框圖如圖4-1 所示。圖2-3 dds的fpga實現(xiàn)框圖系統(tǒng)分別以altera cyclone ii 系列fpga ep1c3t144 和veriloghdl語言為硬件及軟件平臺，在此基礎(chǔ)上構(gòu)建dds 核以及相關(guān)模塊。fpga 核心電路產(chǎn)生的階梯數(shù)字信號通過d/a 轉(zhuǎn)換電路轉(zhuǎn)換為對應(yīng)的模擬信號。綜合考慮，采用dac0832為d/a 轉(zhuǎn)換芯片。該芯片為8 位串行輸入d/a 轉(zhuǎn)換器，選擇其參考電壓為5v，輸出電壓控制位選擇為1 倍輸

47、出。由于轉(zhuǎn)換后的數(shù)字信號是階梯形的模擬信號，在d/a 轉(zhuǎn)化后利用低通濾波對信號進(jìn)行平滑處理。（1） 參考時鐘頻率的選?。簳r鐘頻率決定輸出波形樣點的速率，最高采樣速率越高，產(chǎn)生輸出信號的頻帶越寬。將數(shù)字信號還原為模擬信號，根據(jù)采樣定理。理論上采樣頻率只要大于采樣信號帶寬的兩倍即可。但考慮實際信號不可能是理想的，一次要進(jìn)行多點采樣。（2） 相位累加器n （公式2-1） 可見相位累加器長n決定了信號的頻率分辨率。理論上n越大，頻率的分辨率越高，而且n的大小與寄存器的個數(shù)成正比，考慮到fpga的容量，設(shè)計選取n=24 （公式2-2）（3）波形存儲器由于dds的最小相位分辨率為可見。m值的大小決定波形表

48、的容量，也決定了相位分辨力，即波形的時間分辨力。波形表容量越大，一個周期內(nèi)波形的采樣點越多，產(chǎn)生的波形失真越小，輸出的信號質(zhì)量就越好。但存儲器容量越大，功耗越大，所以需綜合考慮。設(shè)計的修改和擴(kuò)充，還可以在不同fpga器件之間實現(xiàn)移植。（4）相位累加器部分在用fpga設(shè)計dds電路的時候，相位累加器是決定dds電路性能的一個關(guān)鍵部分。小的累加器可以利用flex器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。然而由于進(jìn)位鏈必須位于臨近的lab（邏輯陣列塊）和le（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。另一種提高速度的辦法是采用流水線技術(shù)，即

49、把在一個時鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計的準(zhǔn)確無誤。綜合考慮后，相位累加器采用流水線技術(shù)來實現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。設(shè)計中整個系統(tǒng)只加入了一級流水線來提高速度。為了進(jìn)一步提高速度，在設(shè)計相位累加器模塊和加法器模塊時并沒有采用fpga單元庫中1632位加法器，盡管它們可以很容易地實現(xiàn)高達(dá)32位的相位累加器，但當(dāng)工作頻率較高時，它們較大的延時不能滿足速度要求，故不可取。因此，具體實現(xiàn)時分別采用了4個和8個4位累加器，以

50、流水線的方式實現(xiàn)16位累加器和32位加法器。采用流水線技術(shù)可以大大提高系統(tǒng)的工作速度。（5）相位/幅度轉(zhuǎn)換電路相位/幅度轉(zhuǎn)換電路是dds電路中的另一個關(guān)鍵部分。該電路通常采用rom結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為rom的地址輸入，而后通過查表和運(yùn)算，rom就能輸出所需波形的量化數(shù)據(jù)。 在fpga（針對altera公司的器件）中，rom一般由eab實現(xiàn)，且rom表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用fpga的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點。在設(shè)計時可充分利用信號周期內(nèi)的對稱性和算術(shù)關(guān)系來減少eab的

51、開銷。相位/幅度轉(zhuǎn)換電路中的主要問題在于rom的大小。由于本設(shè)計只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于x=直線成奇對稱，基于此可以將rom表減至原來的1/2，再利用左半周期內(nèi)，波形對于點（/2，0）成偶對稱，進(jìn)一步將rom表減至最初的1/4，因此通過一個正弦碼表的前1/4周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近3/4的資源。2.7 d/a轉(zhuǎn)換電路與幅度控制電路因為要產(chǎn)生兩路具有相位差的正弦波，所以采用dac0832，采集頻率為八位的d/a轉(zhuǎn)換芯片兩路信號分別轉(zhuǎn)換成模擬量輸出。在設(shè)計中還需要很多外圍電路來提供時鐘源和波形調(diào)整等，以下將簡要介紹各外圍電路的設(shè)計及參

52、數(shù)選擇幅度控制電路：波形的幅度控制利用調(diào)節(jié)電位器改變參考電壓，實現(xiàn)電壓的改變從而改變波形信號的幅度，從而實現(xiàn)步進(jìn)0.1v的幅度調(diào)整，幅值范圍0.35v。圖2-4 調(diào)幅電路2.8 電源電路與濾波電路本設(shè)計中需用到的電源很廣，利用1117電壓得到3.3v和5v電壓提供。5v；而fpga的io端口工作電壓一般在33v；fpga的內(nèi)核電壓為15v。所以實現(xiàn)不同電壓輸出，才能保證各器件正常工作。圖2-5 電源電路濾波電路：通過示波器發(fā)現(xiàn)生成信號上疊加有高頻噪聲，為了濾除該噪聲，選用rc與lm358 組成濾波電路有效的濾除了高頻噪聲高信號，從而使信號質(zhì)量有一定的改善。圖2-6 rc濾波電路第三章 系統(tǒng)實現(xiàn)

53、3.1 fpga 下載fpga下載實現(xiàn)在 quartus ii 軟件上進(jìn)行設(shè)計，調(diào)試，仿真，驗證完全正確后，選擇ep1c3t100 芯片，設(shè)置好電路的芯片引腳，將軟件生成的dds.sof 文件下載到fpga 芯片cyclone ii ep1c3t100 上，完成器件編程。通過按鈕開關(guān)來改變頻率字，經(jīng)過高速da 轉(zhuǎn)換器轉(zhuǎn)換后，用示波器觀察實際結(jié)果。經(jīng)測試表明, 電路實際工作時的結(jié)果與仿真結(jié)果完全一致,達(dá)到了設(shè)計要求。3.2 硬件調(diào)試通過萬用表檢測，確保電源芯片正常工作輸出穩(wěn)定電壓，檢測各主要部件的輸入電壓均處于正常值；用示波器檢測晶振工作與否，并檢測接口與主要部件是否有信號輸入；完成電路板與示波器。通過串口與as(或jtag)口，把程序下載到fpga內(nèi)。3.3 輸出波形 圖5-1 lm358輸出的幅度峰峰值（-3-0）的正弦波 f=24.41khz由dac0832的9腳，lm358的1腳輸出圖5-2 經(jīng)rc濾波后，系統(tǒng)輸出的正弦波總結(jié)通過這次的畢業(yè)設(shè)