基于FPGA雙積分ADC設(shè)計(jì)

1、基于fpga雙積分adc設(shè)計(jì)雙積分型adc又稱為雙斜率或多斜率adc，它的應(yīng)用也比較廣泛。它由1個(gè)帶有輸入切換開(kāi)關(guān)的模擬積分器、1個(gè)比較器和1個(gè)計(jì)數(shù)單元構(gòu)成，通過(guò)兩次積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時(shí)間間隔。與此同時(shí)，在此時(shí)間間隔內(nèi)利用計(jì)數(shù)器對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，從而實(shí)現(xiàn)a/d轉(zhuǎn)換。因此這種轉(zhuǎn)換器又多稱為電壓時(shí)間轉(zhuǎn)換型（vt型）。雙積分型adc兩次積分的時(shí)間都是利用同一個(gè)時(shí)鐘發(fā)生器和計(jì)數(shù)器來(lái)確定，因此所得到的d表達(dá)式與時(shí)鐘頻率無(wú)關(guān)，其轉(zhuǎn)換精度只取決于參考電壓vr。此外，由于輸入端采用了積分器，所以對(duì)交流噪聲的干擾有很強(qiáng)的抑制能力。能夠抑制高頻噪聲和固定的低頻干擾（如50hz或60hz

2、），適合在嘈雜的工業(yè)環(huán)境中使用。這類adc主要應(yīng)用于低速、精密測(cè)量等領(lǐng)域，如數(shù)字電壓表。優(yōu)點(diǎn)：分辨率高，線性度好；功耗低、成本低。由于通過(guò)積分方法來(lái)測(cè)量信號(hào)電壓，具有較強(qiáng)的抗脈沖干擾能力；另外，在兩次積分內(nèi)，只要rc元件參數(shù)不發(fā)生瞬時(shí)改變，轉(zhuǎn)換結(jié)果就與rc值無(wú)關(guān)，因此它對(duì)元件的穩(wěn)定性要求不高。缺點(diǎn)：轉(zhuǎn)換速率低，轉(zhuǎn)換速率在12位時(shí)為100300sps。雙積分型轉(zhuǎn)換器，因有積分器的存在，積分器的輸出只對(duì)輸入信號(hào)的平均值有所響應(yīng)，所以，它突出優(yōu)點(diǎn)是工作性能比較穩(wěn)定且抗干擾能力強(qiáng)；而且從原理上，只要兩次積分過(guò)程中積分器的時(shí)間常數(shù)相等，計(jì)數(shù)器的計(jì)數(shù)結(jié)果與 rc 無(wú)關(guān)，所以，該電路對(duì) rc 精度的要求不高

3、，而且電路的結(jié)構(gòu)也比較簡(jiǎn)單。適合題目要求、成本低、分辨率高、線性度好的方案無(wú)疑是雙積分型模數(shù)轉(zhuǎn)換2、雙積型模數(shù)轉(zhuǎn)換器原理雙積分型模數(shù)轉(zhuǎn)換方法，屬于間接轉(zhuǎn)換它。它將待轉(zhuǎn)換的輸入模擬電壓轉(zhuǎn)換為與其平均值成正比的時(shí)間間隔，在此時(shí)間間隔內(nèi)利用計(jì)數(shù)器對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，從而實(shí)現(xiàn)轉(zhuǎn)換。其原理如下圖示圖、雙積分型模數(shù)轉(zhuǎn)換原理框圖雙積分型模數(shù)轉(zhuǎn)換完成一次轉(zhuǎn)換需歷經(jīng)兩個(gè)過(guò)程：固定時(shí)間，積分器對(duì)ux積分，電容電壓uc從0變到某一確定值；積分電壓換成與ux符號(hào)相反的vref并開(kāi)始進(jìn)行第二次積分（反向積分），直到比較器檢出uc為0。如下圖所示：圖、雙積分轉(zhuǎn)換過(guò)程示意圖3、系統(tǒng)原理框圖三、系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)1、模擬電路部分

4、設(shè)計(jì)與實(shí)現(xiàn)兩次積分的切換，使用多路模擬開(kāi)關(guān)cd4052來(lái)實(shí)現(xiàn)。cd4052內(nèi)有兩個(gè)四選一，本設(shè)計(jì)只用到一個(gè)四選一，未用的一路接地。負(fù)參考電源vref由負(fù)電源分壓產(chǎn)生，為電路調(diào)試方便，使用了精密可調(diào)電阻。信號(hào)輸入部分也使用了可調(diào)電阻分壓，以期可以轉(zhuǎn)換更高電壓的信號(hào)，信號(hào)從jp13輸入?？刂七壿嫿涌趶膉p3引出。圖、模擬多路開(kāi)關(guān)對(duì)積分切換積分部分電路如下圖示：圖、積分部分電路積分運(yùn)放選用具有低失調(diào)電壓的op07。由cd4052選通的信號(hào)從in輸入，積分輸出接cd4052的x0，用以轉(zhuǎn)換前的電容放電。比較輸出部分電路如下圖所示：圖、比較輸出部分電路2、數(shù)字電路部分設(shè)計(jì)與實(shí)現(xiàn)數(shù)字部分主要有一個(gè)同步狀態(tài)

5、機(jī)分4個(gè)狀態(tài)進(jìn)行操作。開(kāi)始狀態(tài)：控制模擬多路開(kāi)關(guān)使積分器進(jìn)入放電狀態(tài)，初始化系統(tǒng)，然后經(jīng)入延時(shí)狀態(tài)。第一狀態(tài)：對(duì)輸入電壓積分，控制模擬多路開(kāi)關(guān)，使積分器對(duì)輸入電壓積分同時(shí)開(kāi)始對(duì)積分時(shí)間計(jì)時(shí)。當(dāng)定時(shí)器溢出時(shí)，轉(zhuǎn)到狀態(tài)延時(shí)狀態(tài)。第二狀態(tài)：對(duì)參考電壓定壓積分，當(dāng)積分器輸出電壓低于比較電壓時(shí)，停止計(jì)時(shí)同時(shí)將定時(shí)器值輸出鎖存。延時(shí)狀態(tài)：延時(shí)狀態(tài)分兩種情況，當(dāng)定時(shí)器溢出時(shí)，對(duì)定時(shí)器復(fù)位，同時(shí)跳到第二狀態(tài)；當(dāng)比較起比較器輸出為0時(shí)，跳到第一狀態(tài)。3、單片機(jī)處理及顯示 單片機(jī)部分主要是dac，lcd輸出及源碼與格雷碼的轉(zhuǎn)化。在dac輸出方面，采用片內(nèi)的12位dac，單片機(jī)通過(guò)通用i/o端口采集數(shù)據(jù)，取其數(shù)據(jù)的

6、高八位作為dac輸出，連接示波器，還原波形。同時(shí)將采集到的數(shù)據(jù)在單片機(jī)內(nèi)進(jìn)行相應(yīng)的轉(zhuǎn)換，轉(zhuǎn)換為格雷碼，并在lcd上顯示源碼與對(duì)應(yīng)格雷碼。四、測(cè)試a、線性度測(cè)試：以25hz頻率，800mv(vpp)三角波為輸入，將轉(zhuǎn)換后的數(shù)據(jù)送入da，觀察還原后的波形與輸入波形之間的線性度。實(shí)測(cè)波形如下圖所示：上圖中，上面波形為輸入信號(hào)，下面的為還原后的信號(hào)?？梢?jiàn)，沒(méi)有明顯失真。b、輸入幅度測(cè)試：將輸入波形的幅度從0至2v變化，觀察還原波形失真情況，測(cè)試表明，可以達(dá)到題目要求的0至2v。c、同步鎖存信號(hào)及采樣速率測(cè)試：同步鎖存信號(hào)由fpga產(chǎn)生，它即代表了采樣速率，測(cè)試顯示同步鎖存信號(hào)頻率為13k，即采樣頻率可

7、以達(dá)到13k。附verilog程序module count( cp, reset, outs, carry); input cp; input reset; output carry; output 7:0outs; reg carry; reg 7:0outs; initial begin carry = 0; outs =0; end always ( posedge cp or posedge reset ) begin if(reset = 1) begin carry = 0; outs = 0; end else begin if(outs 255) begin carry = 0

8、; outs = outs+1; end else begin outs = 255; carry = 1; end end endendmodule /count模塊module kz (datain,dataout,adreset,comp,carry,resetout,s,cp,sync);input 7:0datain;input comp;input carry;input adreset;output 7:0dataout;output sync;input cp;output resetout;output 1:0s;reg 7:0dataout;reg 1:0s;reg res

9、etout;reg 1:0state;reg 1:0delaytime;reg sync;parameter start = 2b00 ;parameter fir = 2b01 ;parameter sec = 2b10 ;parameter delay = 2b11 ;initial begin resetout =0; dataout = 0; s = 2b00 ; delaytime =0; endalways(posedge cp) if(adreset) begin resetout =0; dataout = 0; s = 0 ; state =2b00; sync = 1; e

10、nd else case(state) start : begin resetout = 1; s = 2b00; delaytime =0; state = delay; end fir : begin if(carry = 0) s = 2b01; else begin resetout = 1; delaytime =0; state = delay; end end sec : begin if(comp = 1) s = 2b10; elsebegin dataout = datain; sync =1; state = start; end end delay : begin if(delaytime 2b11) delaytime =delaytime+1; else begin delaytime =0; resetout = 10; if(comp =0) begin state = fir; end else begin state = sec; sync = 0; end endenddefault : state = start; endcase endmodule /控制模塊module time1m(clkall, clk,