SoC設計第12章

1、SoC設計方法與實現(xiàn)設計方法與實現(xiàn)第十二章后端設計后端設計郭煒郭煒 魏繼增魏繼增 郭箏郭箏 謝憬謝憬內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 時鐘樹綜合時鐘樹綜合 在同步電路中，時鐘信號連接所有的寄存器和鎖存在同步電路中，時鐘信號連接所有的寄存器

2、和鎖存器，是整個電路工作的基本保障。然而從時鐘的根器，是整個電路工作的基本保障。然而從時鐘的根節(jié)點到每個寄存器時鐘端的延時，由于走的路徑不節(jié)點到每個寄存器時鐘端的延時，由于走的路徑不相同，到達的時間也不相同相同，到達的時間也不相同 對時鐘偏斜的要求對時鐘偏斜的要求 保持（保持（Hold）時間約束）時間約束 n tclk1 + tcq + min(tlogic) tclk2 + thold 建立（建立（Setup）時間約束）時間約束 nT tsetup + tcq + max(tlogic) - (tclk2 - tclk1)在滿足保持時間約束時，在滿足保持時間約束時， 越小越好。而要滿足建越小

3、越好。而要滿足建立時間約束時，立時間約束時， 越大越好，這樣可以降低時鐘周越大越好，這樣可以降低時鐘周期，提高芯片頻率期，提高芯片頻率 如何平衡不同時鐘節(jié)點如何平衡不同時鐘節(jié)點 時鐘樹方法的出現(xiàn)使得大型時鐘樹方法的出現(xiàn)使得大型SoC中時鐘偏斜的問題中時鐘偏斜的問題得以解決得以解決在一個芯片上，沒有必要，也不可能完全消除時鐘在一個芯片上，沒有必要，也不可能完全消除時鐘偏斜，只要把時鐘偏斜控制在合理的范圍內(nèi)就可以偏斜，只要把時鐘偏斜控制在合理的范圍內(nèi)就可以了了 時鐘樹綜合（時鐘樹綜合（Clock Tree Synthesis）技術）技術 時鐘樹綜合是指使用時鐘樹綜合是指使用EDA工具自動生成時鐘樹

4、，工具自動生成時鐘樹，它包括時鐘緩沖器的插入與時鐘信號的布線。它包括時鐘緩沖器的插入與時鐘信號的布線。n時鐘緩沖器的插入：時鐘綜合工具根據(jù)寄存器的位置和數(shù)量，決定插入緩沖器的層數(shù)、驅(qū)動力的大小和插入位置 n時鐘線的布線：由于時鐘線的優(yōu)先級高于一般信號線，所以應先布時鐘線。這樣可以讓時鐘線以最短的路徑連接，避免延時過大，減少時鐘偏斜 時鐘網(wǎng)格（時鐘網(wǎng)格（Clock Mesh）技術）技術 時鐘網(wǎng)格技術就是預先在整個設計上搭建時鐘網(wǎng)格時鐘網(wǎng)格技術就是預先在整個設計上搭建時鐘網(wǎng)格時鐘網(wǎng)格與時鐘樹的最顯著不同在于，網(wǎng)格類似于時鐘網(wǎng)格與時鐘樹的最顯著不同在于，網(wǎng)格類似于主干道，在設計中可以用更寬的金屬線去

5、繪制時鐘主干道，在設計中可以用更寬的金屬線去繪制時鐘網(wǎng)格，同時設計者可以用多個緩沖器去驅(qū)動網(wǎng)格網(wǎng)格，同時設計者可以用多個緩沖器去驅(qū)動網(wǎng)格 如何降低時鐘樹上的功耗如何降低時鐘樹上的功耗 減少時鐘緩沖器的數(shù)量減少時鐘緩沖器的數(shù)量 如何降低時鐘樹上的功耗如何降低時鐘樹上的功耗時鐘緩沖器盡量插入到門控時鐘后面時鐘緩沖器盡量插入到門控時鐘后面n門控時鐘的方法是將不需要時將時鐘關掉。在進行時鐘樹綜合時為了降低功耗應該盡量將時鐘信號緩沖器插在門控時鐘后 異步電路降低時鐘樹上的功耗異步電路降低時鐘樹上的功耗 n異步電路的工作模式是“事件驅(qū)動”，電路只在需要時工作，消除了速度浪費，由于不需同步，沒有全局時鐘，因

6、此也消除了全局時鐘樹的功耗。 時鐘樹設計考慮因素時鐘樹設計考慮因素檢查是否在時鐘通路上有延遲器件。這種器件會造成時鐘樹為了平衡最檢查是否在時鐘通路上有延遲器件。這種器件會造成時鐘樹為了平衡最長的時鐘節(jié)點加過多的時鐘緩沖器。長的時鐘節(jié)點加過多的時鐘緩沖器。檢查是否在時鐘通路上存在設為不被優(yōu)化（檢查是否在時鐘通路上存在設為不被優(yōu)化（dont_touch）的器件。）的器件。這些器件可能會影響時鐘樹綜合工具對時鐘樹的優(yōu)化。這些器件可能會影響時鐘樹綜合工具對時鐘樹的優(yōu)化。芯片布局是否可以被調(diào)整使之更加利于時鐘樹綜合。存在時鐘相關的不芯片布局是否可以被調(diào)整使之更加利于時鐘樹綜合。存在時鐘相關的不同模塊應該

7、盡量放的近些。同模塊應該盡量放的近些。檢查是否可以創(chuàng)建新的時鐘使之對時鐘樹綜合有益。如果在整個芯片中檢查是否可以創(chuàng)建新的時鐘使之對時鐘樹綜合有益。如果在整個芯片中只有一個時鐘源，因為這個時鐘源的負載太大，往往時鐘通路會很長。只有一個時鐘源，因為這個時鐘源的負載太大，往往時鐘通路會很長。如能在某些節(jié)點上創(chuàng)建不同的時鐘，可以減少時鐘樹上的延遲，也就減如能在某些節(jié)點上創(chuàng)建不同的時鐘，可以減少時鐘樹上的延遲，也就減少了時鐘樹上的緩沖器數(shù)量。少了時鐘樹上的緩沖器數(shù)量。檢查是否時鐘樹結(jié)點都是需要同步的。一定要確保時鐘樹綜合時只同步檢查是否時鐘樹結(jié)點都是需要同步的。一定要確保時鐘樹綜合時只同步那些需要同步的

8、節(jié)點。那些需要同步的節(jié)點。在使用時鐘綜合工具中應該盡量設置插入延時（在使用時鐘綜合工具中應該盡量設置插入延時（Insertion Delay）和時鐘偏斜為最符合實際的值，而非和時鐘偏斜為最符合實際的值，而非0。盡量只使用時鐘反相器而非時鐘緩沖器進行時鐘樹綜合。盡量只使用時鐘反相器而非時鐘緩沖器進行時鐘樹綜合。內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 布局規(guī)劃布局規(guī)劃 一個好的、提前的布局規(guī)劃會使得深亞微米設計的一個好的、提前的布局規(guī)劃會使得

9、深亞微米設計的物理實現(xiàn)在設計周期和設計質(zhì)量上都受益匪淺。物理實現(xiàn)在設計周期和設計質(zhì)量上都受益匪淺。從具體內(nèi)容上看，布局規(guī)劃包括版圖上的電源規(guī)劃從具體內(nèi)容上看，布局規(guī)劃包括版圖上的電源規(guī)劃和模塊的布局規(guī)劃。電源規(guī)劃可以幫助確保片上單和模塊的布局規(guī)劃。電源規(guī)劃可以幫助確保片上單元具有足夠的電源與地連接。在很多情況下，尤其元具有足夠的電源與地連接。在很多情況下，尤其對于復雜的對于復雜的SoC設計，設計規(guī)劃應當與源代碼開發(fā)設計，設計規(guī)劃應當與源代碼開發(fā)并行進行，布局和電源估計的優(yōu)化可以與代碼優(yōu)化并行進行，布局和電源估計的優(yōu)化可以與代碼優(yōu)化一同完成。一同完成。布局規(guī)劃策略布局規(guī)劃策略 在進行布局規(guī)劃時，

10、考慮一些制程工藝的基本特性在進行布局規(guī)劃時，考慮一些制程工藝的基本特性是很重要的是很重要的 n一個典型的基本單元庫定義的單元行是水平的，版圖上每層布線的方向遵循交互的圖案，第1層水平，第2層豎直等。由于第1層金屬常常用來在標準單元內(nèi)部布線，或者為單元行提供電源，所以它作為常規(guī)布線的能力是有限的 n當為芯片和模塊建立金屬環(huán)（通常作為供電或噪聲隔離的需要）的時候，要給布線留下足夠的空間。將金屬線布進模塊內(nèi)部的時候，設計者應該留心模塊內(nèi)部的障礙情況，以避免模塊角落產(chǎn)生擁塞。布局規(guī)劃策略布局規(guī)劃策略在任何物理設計工作中，理解目標制程工藝的要求十分重在任何物理設計工作中，理解目標制程工藝的要求十分重要。

11、例如，最大金屬線寬度的限制。電源環(huán)和地線環(huán)通常要。例如，最大金屬線寬度的限制。電源環(huán)和地線環(huán)通常需要很寬，以滿足芯片各部分的供電需要。需要很寬，以滿足芯片各部分的供電需要。為了避免最大金屬線寬度的限制，采用為了避免最大金屬線寬度的限制，采用 “總線總線”式布線更式布線更可取?？扇?。 應用規(guī)劃步驟應用規(guī)劃步驟 芯片級布局規(guī)劃：從外圍的芯片級布局規(guī)劃：從外圍的I/O開始做布局規(guī)劃具開始做布局規(guī)劃具有一定的代表性（依賴于封裝設計）。有一定的代表性（依賴于封裝設計）。模塊級布局規(guī)劃模塊級布局規(guī)劃 ：進行初步的綜合以確定模塊中：進行初步的綜合以確定模塊中所有基本單元的面積。所有基本單元的面積。電源預算：

12、在貫穿設計的過程中計算模塊級的功率電源預算：在貫穿設計的過程中計算模塊級的功率消耗以判斷設計是否滿足指定的功率預算是很重要消耗以判斷設計是否滿足指定的功率預算是很重要的，而且在布局規(guī)劃中要估算電源網(wǎng)格的尺寸。的，而且在布局規(guī)劃中要估算電源網(wǎng)格的尺寸。 電源規(guī)劃和分析電源規(guī)劃和分析 3、布線、布線布線是在版圖上將已經(jīng)放好的單元連接在一起的過布線是在版圖上將已經(jīng)放好的單元連接在一起的過程。程。布線工具根據(jù)布局的信息來連接單元。在通常情況布線工具根據(jù)布局的信息來連接單元。在通常情況下，布線工具需要縮短布線長度，均勻分布布線并下，布線工具需要縮短布線長度，均勻分布布線并滿足時序的要求。滿足時序的要求。

13、布線是一個運算密集型的處理，需要大量的細節(jié)數(shù)布線是一個運算密集型的處理，需要大量的細節(jié)數(shù)據(jù)，并且在各種繞線策略間權衡。據(jù)，并且在各種繞線策略間權衡。 布線流程布線流程 全局布線全局布線 通道分配通道分配 詳細布線詳細布線 內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 ECO技術技術 ECO（Engineering Change Order），主要是針對），主要是針對靜態(tài)時序分析和后仿真中出現(xiàn)的問題，對電路和單元布局靜態(tài)時序分析和后仿真中出現(xiàn)的問

14、題，對電路和單元布局進行小范圍的改動。進行小范圍的改動。 ECO分為兩種：功能性的分為兩種：功能性的ECO和非功能性的和非功能性的ECO。 ECO技術的設計流程技術的設計流程 ECO技術的優(yōu)點技術的優(yōu)點設計時間縮短，對局部范圍的功能調(diào)整不需要重新設計時間縮短，對局部范圍的功能調(diào)整不需要重新做一遍后端設計流程；做一遍后端設計流程；調(diào)整結(jié)果具備預測性，相對于重新做一遍后端設計調(diào)整結(jié)果具備預測性，相對于重新做一遍后端設計流程，流程，ECO方案可以基本確保大部分功能與原先方案可以基本確保大部分功能與原先的方案的一致性，從而降低后端設計失敗的風險。的方案的一致性，從而降低后端設計失敗的風險。內(nèi)容大綱內(nèi)容

15、大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 功耗分析功耗分析功耗分析可以分成兩種：靜態(tài)功耗分析和動態(tài)功耗功耗分析可以分成兩種：靜態(tài)功耗分析和動態(tài)功耗分析。分析。靜態(tài)功耗分析可以根據(jù)標準單元及靜態(tài)功耗分析可以根據(jù)標準單元及IP的靜態(tài)功耗的靜態(tài)功耗參數(shù)估算出來。參數(shù)估算出來。動態(tài)功耗分析與所用的測試向量有關，需要在布線動態(tài)功耗分析與所用的測試向量有關，需要在布線完成后進行。完成后進行。電壓降（電壓降（IR Drop）分析）分析 由于供電流在金屬線網(wǎng)上進行傳導

16、，而金屬線網(wǎng)本由于供電流在金屬線網(wǎng)上進行傳導，而金屬線網(wǎng)本身存在電阻值，在電流通過金屬網(wǎng)絡時，必然帶來身存在電阻值，在電流通過金屬網(wǎng)絡時，必然帶來電壓降。電壓降。如果不進行電壓降分析，若芯片某一個部分供電不如果不進行電壓降分析，若芯片某一個部分供電不足，將導致性能的惡化，從而導致整個芯片功能的足，將導致性能的惡化，從而導致整個芯片功能的錯誤。通過電壓降分析，可以了解到整個電源網(wǎng)絡錯誤。通過電壓降分析，可以了解到整個電源網(wǎng)絡的供電情況，從而進行合理的供電網(wǎng)絡規(guī)劃，以保的供電情況，從而進行合理的供電網(wǎng)絡規(guī)劃，以保證芯片功能不會因為供電問題產(chǎn)生影響。證芯片功能不會因為供電問題產(chǎn)生影響。一般來說要把整

17、個芯片的電壓降控制在電源電壓的一般來說要把整個芯片的電壓降控制在電源電壓的10以內(nèi)。以內(nèi)。電遷移（電遷移（Electromigration）分析）分析 在決定供電網(wǎng)絡金屬線寬度的時候，需要滿足由代在決定供電網(wǎng)絡金屬線寬度的時候，需要滿足由代工廠工藝庫中提供的電流密度規(guī)則。工廠工藝庫中提供的電流密度規(guī)則。若電流密度過大，而金屬線寬過小，將導致電遷移若電流密度過大，而金屬線寬過小，將導致電遷移現(xiàn)象出現(xiàn)?，F(xiàn)象出現(xiàn)。而電遷移會導致金屬線的斷裂，損壞整個芯片，因而電遷移會導致金屬線的斷裂，損壞整個芯片，因此，對電遷移進行分析，也是必須的一個步驟，對此，對電遷移進行分析，也是必須的一個步驟，對于不滿足于不

18、滿足EM規(guī)則的金屬線，需要加大線寬。規(guī)則的金屬線，需要加大線寬。內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 信號完整性的考慮信號完整性的考慮 隨著先進的深亞微米制程在不斷進步，使得互連線隨著先進的深亞微米制程在不斷進步，使得互連線上的耦合電容、電阻增大，同時更大的電流密度和上的耦合電容、電阻增大，同時更大的電流密度和更低的電壓引起的信號完整性問題成為新的挑戰(zhàn)。更低的電壓引起的信號完整性問題成為新的挑戰(zhàn)。如果沒有得到充分重視，這些效應會導致芯片

19、功能如果沒有得到充分重視，這些效應會導致芯片功能失效和出現(xiàn)可靠性問題。失效和出現(xiàn)可靠性問題。為了處理這些信號完整性的影響，在物理實現(xiàn)的每為了處理這些信號完整性的影響，在物理實現(xiàn)的每一個階段都需要引入大量的經(jīng)過優(yōu)化的物理互連拓一個階段都需要引入大量的經(jīng)過優(yōu)化的物理互連拓撲結(jié)構和驅(qū)動的模型。撲結(jié)構和驅(qū)動的模型。 串擾串擾 兩條緊鄰線路的翻轉(zhuǎn)時間在時間域上重疊的話，會導致串兩條緊鄰線路的翻轉(zhuǎn)時間在時間域上重疊的話，會導致串擾引起的延時。躍遷的相對方向決定了路徑比預先的變快擾引起的延時。躍遷的相對方向決定了路徑比預先的變快還是變慢。還是變慢。串擾引起的噪聲會給相鄰的線路中注入電壓針刺型干擾。串擾引起的

20、噪聲會給相鄰的線路中注入電壓針刺型干擾。如果干擾電壓超過了翻轉(zhuǎn)閾值，將會引起錯誤的躍遷，造如果干擾電壓超過了翻轉(zhuǎn)閾值，將會引起錯誤的躍遷，造成潛在的錯誤行為。成潛在的錯誤行為。串擾引起的延遲串擾引起的延遲 由于電容性的耦合，發(fā)生在攻擊者上的躍遷會部分由于電容性的耦合，發(fā)生在攻擊者上的躍遷會部分傳遞給傳遞給“受害者受害者”，這會使，這會使“受害者受害者”的躍遷波形的躍遷波形發(fā)生意外的扭曲，從而導致發(fā)生意外的扭曲，從而導致“受害者受害者”測量得到的測量得到的延時發(fā)生變化。延時發(fā)生變化。 串擾引起的延遲串擾引起的延遲轉(zhuǎn)換方向相反，延時增加，導致建立時間的錯誤轉(zhuǎn)換方向相反，延時增加，導致建立時間的錯誤

21、轉(zhuǎn)換方向相同，延時減小，導致保持時間的錯誤轉(zhuǎn)換方向相同，延時減小，導致保持時間的錯誤串擾引起的噪聲串擾引起的噪聲 除了影響時序，耦合性的電容還可以造成功能失效除了影響時序，耦合性的電容還可以造成功能失效。當攻擊者在。當攻擊者在“受害者受害者”附近翻轉(zhuǎn)時，它會造成附近翻轉(zhuǎn)時，它會造成“受害者受害者”上面意外的信號翻轉(zhuǎn)或者邏輯失效，這些上面意外的信號翻轉(zhuǎn)或者邏輯失效，這些被稱為串擾造成的噪聲被稱為串擾造成的噪聲 壓降和電遷移壓降和電遷移 壓降：電源網(wǎng)絡上的電阻和瞬間的電流抽取都會造壓降：電源網(wǎng)絡上的電阻和瞬間的電流抽取都會造成基本單元上的電壓下降。這種電壓上的降低會使成基本單元上的電壓下降。這種電

22、壓上的降低會使單元的延時增大，潛在地造成建立時間錯誤。單元的延時增大，潛在地造成建立時間錯誤。 電遷移：在大電流密度下會產(chǎn)生電動力，使電子在電遷移：在大電流密度下會產(chǎn)生電動力，使電子在金屬晶格結(jié)構中對原子產(chǎn)生很大的沖擊，產(chǎn)生電遷金屬晶格結(jié)構中對原子產(chǎn)生很大的沖擊，產(chǎn)生電遷移現(xiàn)象。移現(xiàn)象。 內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 物理驗證物理驗證 在將芯片版圖正式交付代工廠之前，還需要經(jīng)過一在將芯片版圖正式交付代工廠之前，還需要經(jīng)過一個重要

23、的步驟，這就是物理驗證。個重要的步驟，這就是物理驗證。通常所說的物理驗證是指檢查其設計是否滿足設計通常所說的物理驗證是指檢查其設計是否滿足設計規(guī)則（規(guī)則（DRC，Design Rule Check）及確定版）及確定版圖與邏輯門網(wǎng)表之間的一致性（圖與邏輯門網(wǎng)表之間的一致性（LVS，Layout Vs Schematics）。）。 設計規(guī)則檢查（設計規(guī)則檢查（DRC） 常見的金屬規(guī)則如下：常見的金屬規(guī)則如下：n金屬的最小寬度n同層金屬之間的最小間距n金屬包圍多晶或通孔的最小面積n金屬包圍多晶或通孔的最小延伸長度n金屬本身的最小面積n同層金屬的最小密度常見的通孔規(guī)則如下：常見的通孔規(guī)則如下：n通孔的

24、最小面積n同層通孔之間的最小間距版圖與原理圖的一致性檢查（版圖與原理圖的一致性檢查（LVS） LVS是驗證版圖與原理圖是否一致。工程師設計的是驗證版圖與原理圖是否一致。工程師設計的版圖是根據(jù)原理圖在硅片上的具體幾何形狀的實現(xiàn)版圖是根據(jù)原理圖在硅片上的具體幾何形狀的實現(xiàn)。在這里原理圖就是布線后導出的邏輯門網(wǎng)表，版。在這里原理圖就是布線后導出的邏輯門網(wǎng)表，版圖就是同時導出的圖就是同時導出的GDSII格式的版圖文件。格式的版圖文件。對于基于標準單元的設計，對于基于標準單元的設計，LVS主要驗證其中的單主要驗證其中的單元有沒有供電，連接關系是否與邏輯網(wǎng)表一致。元有沒有供電，連接關系是否與邏輯網(wǎng)表一致。

25、內(nèi)容大綱內(nèi)容大綱時鐘樹綜合時鐘樹綜合布局規(guī)劃布局規(guī)劃布線布線ECO技術技術功耗分析功耗分析信號完整性的考慮信號完整性的考慮物理驗證物理驗證可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 可制造性設計可制造性設計/面向良品率的設計面向良品率的設計 DFM/DFY的基本概念的基本概念 可制造性設計是指將工藝技術應用于電路設計過程可制造性設計是指將工藝技術應用于電路設計過程中，從而提高產(chǎn)品制造過程的可靠性，但可制造本中，從而提高產(chǎn)品制造過程的可靠性，但可制造本身并不能保證高良品率。身并不能保證高良品率。面向良品率的設計是面向良品率的設計是DFM的一部分，其解決方案的一部分，其解決方案是將良品率定義為一個設計指標，主要在版圖設計是將良品率定義為一個設計指標，主要在版圖設計前后考慮電路的功能質(zhì)量問題，通過將設計和生產(chǎn)前后考慮電路的功能質(zhì)量問題，通過將設計和生產(chǎn)工藝相結(jié)合，保證產(chǎn)品的高良品率。工藝相結(jié)合，保證產(chǎn)品的高良品率。DFM/DFY方法方法 掩模綜合工具（掩模綜合工具（Mask Synthesis Tools）實施）實施分辨率增強技術（分辨率增強技術（RET） n光學臨近修正（OPC）和移相掩模（PSM）變化圖像變化圖像 n前提是我們了解印刷工藝會導致圖像失真，而且了解失真的方式，然