量程自動(dòng)轉(zhuǎn)換數(shù)字頻率計(jì)的設(shè)計(jì)

1、西北師范大學(xué)知行學(xué)院EDA課程設(shè)計(jì)說(shuō)明書(shū) 系 別 專(zhuān)業(yè)班級(jí) 學(xué)生姓名 學(xué) 號(hào) 指導(dǎo)教師 量程自動(dòng)轉(zhuǎn)換數(shù)字頻率計(jì)的設(shè)計(jì)一、設(shè)計(jì)目標(biāo)：A 設(shè)計(jì)一個(gè)3位十進(jìn)制數(shù)字式頻率計(jì)，其測(cè)量范圍為1MHz，量程分10kHz，100kHz和1MHz三檔（最大讀數(shù)分別為9.99kHz，99.9kHz，999kHz）。被測(cè)信號(hào)應(yīng)是一符合CMOS電路要求的脈沖或正弦波。B 要求量程可根據(jù)被測(cè)量的頻率大小自動(dòng)轉(zhuǎn)換，即當(dāng)計(jì)數(shù)器溢出時(shí)，產(chǎn)生一個(gè)換擋信號(hào)，讓整個(gè)計(jì)數(shù)時(shí)間減少為原來(lái)的1/10，從而實(shí)現(xiàn)換擋功能。C 要求實(shí)現(xiàn)溢出報(bào)警功能，即當(dāng)頻率高于999kHz時(shí)，產(chǎn)生一個(gè)報(bào)警信號(hào)，點(diǎn)亮LED燈，從而實(shí)現(xiàn)溢出報(bào)警功能。D 小數(shù)點(diǎn)位

2、置隨量程變化自動(dòng)移位。E 采用記憶顯示方式，即計(jì)數(shù)過(guò)程中不顯示數(shù)據(jù)，待計(jì)數(shù)過(guò)程結(jié)束后，顯示計(jì)數(shù)結(jié)果，并將此顯示結(jié)果保持到下一次計(jì)數(shù)結(jié)束。顯示時(shí)間應(yīng)不小于1秒。二、設(shè)計(jì)思路及實(shí)現(xiàn)方案：1. 頻率計(jì)的工作原理：常用的測(cè)量頻率的方法有兩種，一種是測(cè)周期法，一種是測(cè)頻率法。測(cè)周期法需要有基準(zhǔn)系統(tǒng)時(shí)鐘頻率Fs，在待測(cè)信號(hào)一個(gè)周期Tx內(nèi)，記錄基準(zhǔn)系統(tǒng)時(shí)鐘頻率的周期數(shù)Ns，則被測(cè)頻率可表示為:Fx=Fs/Ns 測(cè)頻率法就是在一定時(shí)間間隔Tw(該時(shí)間定義為閘門(mén)時(shí)間)內(nèi)，測(cè)得這個(gè)周期性信號(hào)的重復(fù)變換次數(shù)為Nx，則其頻率可表示為:Fx=Nx/Tw 本設(shè)計(jì)采用的是直接測(cè)頻率的方法。2. 頻率計(jì)的原理框圖：頻率計(jì)的系

3、統(tǒng)設(shè)計(jì)可分為3位十進(jìn)制計(jì)數(shù)模塊，閘門(mén)控制模塊，譯碼顯示模塊，可自動(dòng)換擋模塊和分頻模塊。其原理框圖如下：分頻模塊可自動(dòng)換擋模塊閘門(mén)控制模塊3位十進(jìn)制計(jì)數(shù)模塊譯碼顯示模塊其中，可自動(dòng)換擋模塊為閘門(mén)控制模塊提供3個(gè)擋，也就是三個(gè)測(cè)量范圍的基準(zhǔn)時(shí)鐘信號(hào)，通過(guò)計(jì)數(shù)器的最高位的溢出情況來(lái)判定工作在第幾擋。 閘門(mén)控制模塊根據(jù)基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生基準(zhǔn)時(shí)鐘信號(hào)周期2倍的周期使能信號(hào)，隨后為鎖存器產(chǎn)生一周期性地鎖存信號(hào)，再然后為計(jì)數(shù)模塊產(chǎn)生一周期性的清零信號(hào)。 3位十進(jìn)制計(jì)數(shù)模塊在使能信號(hào)和清零信號(hào)的控制下對(duì)被測(cè)信號(hào)的波形變化進(jìn)行計(jì)數(shù)，若產(chǎn)生溢出則為自動(dòng)換擋模塊輸出一換擋信號(hào)。 譯碼顯示模塊顯示被測(cè)信號(hào)的頻率。三、設(shè)

4、計(jì)步驟1. 分頻模塊： 輸入信號(hào)為4MHZ的高頻脈沖，經(jīng)過(guò)分頻器后得到1KHZ的脈沖。分頻器的代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenping2 isport(clk : in std_logic;clk_out : out std_logic);end fenping2;architecture behavior of fenping2 is begin process(clk) variable count: integer range 0 to 1999

5、; variable x: std_logic; begin if clkevent and clk=1 then if count1999then count:=count+1; else count:=0; x:=not x; end if; end if; clk_out0) ; elsif CLKevent and CLK=1 then if EN = 1 then if CQ1 0); end if; end if; end if; if CQ1 = 9 then COUNT = 1; else COUNT = 0; end if; CQ = CQ1; end process;end

6、 behav;以上源程序編譯成功后，生成計(jì)數(shù)器模塊如下：3位十進(jìn)制計(jì)數(shù)模塊為：3.閘門(mén)控制模塊： 以基準(zhǔn)信號(hào)的周期為一秒為例，頻率測(cè)量的基本原理是計(jì)算一秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，這就要求能產(chǎn)生一個(gè)周期為2秒，占空比為50%的周期信號(hào)TSTEN。用這個(gè)信號(hào)作為計(jì)數(shù)器的EN輸入端，使其計(jì)數(shù)時(shí)間正好為1秒。當(dāng)TSTEN為高電平時(shí)，計(jì)數(shù)開(kāi)始，低電平時(shí)，計(jì)數(shù)停止。在計(jì)數(shù)器停止期間，首先要產(chǎn)生一個(gè)鎖存信號(hào)LOAD，用其上升沿控制鎖存器REG12將之前的計(jì)數(shù)結(jié)果存入鎖存器中，并由顯示模塊將其顯示出來(lái)。設(shè)置鎖存器是為了讓顯示穩(wěn)定，不會(huì)因?yàn)橹芷谛缘那辶阈盘?hào)使得數(shù)值不斷閃爍。鎖存之后需有一清零信號(hào)CLR_CNT將計(jì)

7、數(shù)器清零，為下一秒的計(jì)數(shù)操作做準(zhǔn)備。 閘門(mén)控制模塊的VHDL源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testctl is port (clk : in std_logic; clr_cnt : out std_logic; tsten : out std_logic; load : out std_logic ); end testctl;architecture behav of testctl issignal a:std_logic;begin proces

8、s(clk) begin if clkevent and clk=1 then a=nota; end if; end process; process(clk,a) if a=0 and clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process; load=not a; tsten y =input0;o y =input1; o y =input2; o y=0;o=1;end case;end process;end behav;生成的模塊為：仿真波形為：當(dāng)輸入為0000時(shí)：當(dāng)輸入為0001時(shí)：當(dāng)輸入為0010時(shí)：當(dāng)輸入為0011

9、時(shí)：可以看到，設(shè)計(jì)完全符合要求，o端可以作為量程溢出標(biāo)志。綜上，量程自動(dòng)轉(zhuǎn)換模塊為：4. 譯碼顯示模塊：譯碼顯示模塊的設(shè)計(jì)分為顯示鎖存器的設(shè)計(jì)，七段數(shù)碼顯示譯碼器的設(shè)計(jì)和小數(shù)點(diǎn)顯示模塊的設(shè)計(jì)3部分。顯示鎖存器是在計(jì)數(shù)結(jié)束后，利用load信號(hào)的上升沿把最新計(jì)數(shù)結(jié)果保存起來(lái)。其源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg12 isport(load : in std_logic;din0,din1,din2: in std_logic_vector(3 downto

10、 0);dout0,dout1,dout2: out std_logic_vector(3 downto 0);end reg12;architecture behav of reg12 isbegin process(load) begin if loadevent and load=1then dout0=din0; dout1=din1; dout2tmptmptmptmptmptmptmptmptmptmptmptmptmptmptmptmpdangdangdangdang=111; end case;end process;end one;經(jīng)編譯后生成的模塊為：四、結(jié)論 綜合仿真時(shí)，

11、為了直觀的讀出所測(cè)頻率值，沒(méi)有加七段數(shù)碼顯示譯碼器。為了便于仿真，clk_in端輸入為1us（是1ms的0.001倍），sig輸入端也同樣變?yōu)榇郎y(cè)信號(hào)的0.001倍，這樣得到的仿真結(jié)果仍為待測(cè)信號(hào)的頻率值。當(dāng)clk_in端輸入1us，sig端輸入200ns時(shí)（即頻率為5KHz）：仿真結(jié)果為：從仿真圖中可以看到，dian端輸出為4，對(duì)應(yīng)0擋，鎖存器輸出為5，即5KHz，符合要求。 當(dāng)clk_in端輸入1us，sig端輸入40ns時(shí)（即頻率為25KHz）：仿真結(jié)果為：從仿真圖中可以看到，開(kāi)始是dian端為4，對(duì)應(yīng)0擋，輸出為0KHz，量程太小要求換擋；第二個(gè)時(shí)基后，dian端為2，對(duì)應(yīng)1擋，輸出為

12、25KHz，此后就穩(wěn)定的顯示此數(shù)值，符合要求。 當(dāng)clk_in端輸入1us，sig端輸入4ns時(shí)（即頻率為250KHz）：仿真結(jié)果為：從仿真圖中可以看到，經(jīng)過(guò)兩次換擋后，第三個(gè)時(shí)基后，dian端為1，對(duì)應(yīng)2擋，輸出為249KHz，此后就穩(wěn)定的顯示此數(shù)值，符合要求。當(dāng)clk_in端輸入10us，sig端輸入4ns時(shí)（即頻率為2500KHz）：仿真結(jié)果為：從仿真圖可以看到，經(jīng)過(guò)三次換擋后，量程都沒(méi)符合要求，即產(chǎn)生了溢出，此時(shí)yichu端產(chǎn)生高脈沖，可作為溢出報(bào)警信號(hào)。 綜上可以看出，頻率計(jì)的設(shè)計(jì)完全符合要求。五、心得體會(huì)：通過(guò)EDA課程設(shè)計(jì)，我不僅加深了對(duì)EDA理論的理解，更將理論很好地應(yīng)用到實(shí)際當(dāng)中