《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告十六路彩燈控制器的設(shè)計(jì)與實(shí)現(xiàn)

1、 長沙理工大學(xué)計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告孫林學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)工程08-02 學(xué) 號(hào) 200858080211 學(xué)生姓名 孫林 指導(dǎo)教師 陳沅濤 課程成績 完成日期 2010年12月3日課程設(shè)計(jì)任務(wù)書計(jì)算機(jī)與通信工程學(xué)院 網(wǎng)絡(luò)工程專業(yè) 課程名稱計(jì)算機(jī)組成原理課程設(shè)計(jì)時(shí)間20102011學(xué)年第一學(xué)期1718周學(xué)生姓名孫林指導(dǎo)老師陳沅濤題 目十六路彩燈控制器的設(shè)計(jì)與實(shí)現(xiàn)主要內(nèi)容： 設(shè)計(jì)一個(gè)彩燈控制器，使彩燈（led管）能連續(xù)發(fā)出6種以上不同的顯示形式；具有6種花型循環(huán)變化。整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)clk_in,系統(tǒng)清零信號(hào)clr

2、，彩燈節(jié)奏快慢選擇開關(guān)chose_key；共有16個(gè)輸出信號(hào)led15.0，分別用于控制十六路彩燈。 要有多種花型變化。 多種花型可以自動(dòng)變化，循環(huán)往復(fù)。 彩燈變化的快慢節(jié)拍可以選擇。 具有清零開關(guān)。要求：（1）通過對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義及現(xiàn)狀研究分析。（2）通過課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。（3）學(xué)按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。（4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。應(yīng)當(dāng)提交的文件：（1）課程設(shè)計(jì)報(bào)告。（2）課程設(shè)計(jì)附件（主要是源程序）。課程設(shè)計(jì)成

3、績?cè)u(píng)定學(xué) 院 計(jì)算機(jī)通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)08-02 班 學(xué) 號(hào) 200858080211 學(xué)生姓名 孫林 指導(dǎo)教師 陳沅濤 課程成績 完成日期 2010年12月31日指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià)評(píng)分項(xiàng)目優(yōu)良中及格不及格課程設(shè)計(jì)中的創(chuàng)造性成果學(xué)生掌握課程內(nèi)容的程度課程設(shè)計(jì)完成情況課程設(shè)計(jì)動(dòng)手能力文字表達(dá)學(xué)習(xí)態(tài)度規(guī)范要求課程設(shè)計(jì)論文的質(zhì)量指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見綜合成績 指導(dǎo)教師簽字 年 月 日十六路彩燈控制器的設(shè)計(jì)與實(shí)現(xiàn)學(xué)生：孫林 指導(dǎo)老師：陳沅濤摘要： 隨著科技的發(fā)展 , 在現(xiàn)代生活中, 彩燈作為一種景觀應(yīng)用越來越多。eda技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開發(fā)的革命性變

4、革 , 現(xiàn)介紹了以vhdl為基礎(chǔ)的十六路彩燈控制系統(tǒng)。同時(shí)減少了設(shè)計(jì)芯片的數(shù)量、縮小了體積、降低了功耗、提高了設(shè)計(jì)的靈活性、可靠性和可擴(kuò)展性。在電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動(dòng)化(eda)工具已成為主要的設(shè)計(jì)手段，而vhdl語言則是eda的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地將設(shè)計(jì)任務(wù)分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設(shè)計(jì)。本文介紹了基于eda技的多路彩燈控制器的設(shè)計(jì)與分析。max+plusii環(huán)境下采用vhdl語言實(shí)現(xiàn)，論述了基于vhdl語言和cpld芯片的數(shù)字系統(tǒng)設(shè)計(jì)思想和實(shí)現(xiàn)過程。電子設(shè)計(jì)自動(dòng)化技術(shù)eda的發(fā)展給

5、電子系統(tǒng)的設(shè)計(jì)帶來了革命性的變化，eda軟件設(shè)計(jì)工具，硬件描述語言，可編程邏輯器件（pld）使得eda技術(shù)的應(yīng)用走向普及。cpld是新型的可編程邏輯器件，采用cpld進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。而vhdl語言是eda的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，完成系統(tǒng)的整體設(shè)計(jì)。關(guān)鍵詞： vhdl, 彩燈,仿真,控制目錄1 引 言61.1課題背景61.2 eda技術(shù)特征72 十六路彩燈控制器的實(shí)現(xiàn)82.1功能描述82.2設(shè)計(jì)原理83 模塊設(shè)計(jì)及其功能103.1子模塊及功能104 程序下載與測(cè)試234.1下載234.2硬件測(cè)試

6、245 總結(jié)26參考文獻(xiàn)291 引 言1.1課題背景vhdl（very high speed integrated circuit hardware description language,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為ieee（the institute of electrical and electronics engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，vhdl具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（top to down）和基于庫（librarybased）的設(shè)計(jì)的特點(diǎn)，

7、因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用vhdl對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的cpld器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（asic）的設(shè)計(jì)。用vhdl 語言進(jìn)行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計(jì),是電子電路設(shè)計(jì)方法上的一次革命性變革。與傳統(tǒng)設(shè)計(jì)方法相比,vhdl 描述電路行為的算法有很多優(yōu)點(diǎn): (1) 設(shè)計(jì)層次較高用于較復(fù)雜的計(jì)算時(shí),能盡早發(fā)現(xiàn)存在的問題,縮短設(shè)計(jì)周期;(2) 獨(dú)立實(shí)現(xiàn),修改方便,系統(tǒng)硬件描述能力強(qiáng);(3) 可讀性好,有利

8、于交流,適合于文檔保存;(4) vhdl 語言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng);隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高,在現(xiàn)代生活中, 彩燈作為一種裝飾既可以增強(qiáng)人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。 用vhdl進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，vhdl語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用vhdl“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)clk_in，系統(tǒng)清零信號(hào)clr，彩燈節(jié)奏快慢選擇開關(guān)chose_key；共有16個(gè)輸

9、出信號(hào)led15.0，分別用于控制十六路彩燈。據(jù)此，我們可將整個(gè)彩燈控制器cdkzq分為兩大部分：時(shí)序控制電路sxkz和顯示控制電路xskz。當(dāng)各個(gè)模塊均完成上述操作之后，即可利maxpllus2的原理圖輸入，調(diào)用各個(gè)元器件(底層文件)，以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件)，并且進(jìn)行仿真。仿真通過，即可下載到指定的cpld芯片里面，并進(jìn)行實(shí)際連線，進(jìn)行最后的硬件測(cè)試。當(dāng)然，可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫中，以被其他人或其他的設(shè)計(jì)所重復(fù)調(diào)用，以簡(jiǎn)化后面的設(shè)計(jì)。1.2 eda技術(shù)特征eda是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命,它源于計(jì)算機(jī)輔助設(shè)計(jì)（cad，computer aid

10、ed design）、計(jì)算機(jī)輔助制造（cam，computer aided made）、計(jì)算機(jī)輔助測(cè)試（cat，computer aided test）和計(jì)算機(jī)輔助工程（cae，computer aided engineering）。利用eda工具,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng),從電路設(shè)計(jì)、性能分析直到ic版圖或pcb版圖生成的全過程均可在計(jì)算機(jī)上自動(dòng)完成。eda代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具,按照自頂向下的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,由硬件描述語言完成系統(tǒng)行為級(jí)設(shè)計(jì),利用先進(jìn)的開發(fā)工具自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合

11、、優(yōu)化、布局布線（par，place and route）、仿真及特定目標(biāo)芯片的適配編譯和編程下載,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法。作為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主導(dǎo)技術(shù),eda具有兩個(gè)明顯特征：即并行工程（concurrent engineering）設(shè)計(jì)和自頂向下（top-down）設(shè)計(jì)。其基本思想是從系統(tǒng)總體要求出發(fā),分為行為描述（behaviour description）、寄存器傳輸級(jí)（rtl，register transfer level）描述、邏輯綜合（logic synthesis）三個(gè)層次,將設(shè)計(jì)內(nèi)容逐步細(xì)化,最后完成整體設(shè)計(jì),這是一種全新的設(shè)計(jì)思想與設(shè)計(jì)理念。2 十六路彩燈控

12、制系統(tǒng)的實(shí)現(xiàn)2.1功能描述在電路中以 1 代表燈亮,以 0 代表燈滅,由 0,1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。下面就以一個(gè)十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡(jiǎn)單說明。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這四種花樣可以進(jìn)行自動(dòng)切換 ,并且每種花樣可以選擇不同的頻率 。2.2設(shè)計(jì)原理用vhdl進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,vhdl語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用dl “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)

13、計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。最終設(shè)計(jì)方案為:以一個(gè)十六路彩燈花樣控制器、 一個(gè)四頻率輸出分頻器 ,一個(gè)四選一控制器和一個(gè)時(shí)間選擇器總共四部分來完成設(shè)計(jì)。四選一控制器從分頻器選擇不同頻率的時(shí)鐘信號(hào)輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時(shí)間選擇器控制每種速度維持的時(shí)間長短。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 1所示。圖13 模塊設(shè)計(jì)及其功能3.1子模塊及其功能本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器

14、,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下:(1)四頻率輸出分頻器在本次設(shè)計(jì)中 ,只設(shè)計(jì)了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個(gè)輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8分頻 ,16分頻 ,得到四種頻率信號(hào) ,clkdiv模塊用來完成此功能。(2)時(shí)間選擇器時(shí)間選擇器實(shí)際上是兩個(gè)分頻器 ,其中一個(gè)頻率是另一個(gè)頻率的兩倍。本來這兩個(gè)分頻器是可以在上述的四頻率輸出器中實(shí)現(xiàn)的 ,但為了方便地為四選一控制器提供不同的時(shí)間選擇條件 ,就將這兩個(gè)分頻器獨(dú)立開來。這兩個(gè)輸出的時(shí)鐘信號(hào)組合起來就可以為四選一控制器提供 00,01,10,11 四個(gè)時(shí)間選擇

15、條件 ,如下圖2所示。(3)四選一控制器四選一控制器功能是從分頻器中選擇不同頻率的時(shí)鐘信號(hào)送給彩燈控制器 ,實(shí)現(xiàn)彩燈閃爍的頻率變化。(4)彩燈控制器彩燈控制電路是整個(gè)設(shè)計(jì)的核心 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。該程序充分地說明了用 vhdl設(shè)計(jì)電路的 “彈” 性 ,即可通過改變程序中輸出變量 q 的位數(shù)來改變彩燈的數(shù)目。其中 ,p1進(jìn)程對(duì)燈閃的速度控制有兩種方式可改變燈閃的速度:一是改變外部時(shí)鐘的賦值 ,二是改變信號(hào)u 的位數(shù)。p2進(jìn)程能進(jìn)行彩燈的圖案控制 ,改變 s的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 q 的組合即可變幻彩燈圖案。其仿真波形如圖3所示 ,模塊符號(hào)

16、如圖4所示。最后 ,當(dāng)各個(gè)模塊均完成上述操作之后 ,即可利用maxplus2的原理圖輸入 ,調(diào)用各個(gè)元器件(底層文件) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件) ,并且進(jìn)行仿真。仿真通過 ,即可下載到指定的 cpld芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。當(dāng)然 ,可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫中 ,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用 ,以簡(jiǎn)化后面的設(shè)計(jì)。圖3 主控制器輸出波形圖4塊符號(hào) 4 硬程序下載與實(shí)現(xiàn)4.1 下載 以上的仿真正確無誤，則可以將設(shè)計(jì)編程下載到選定的目標(biāo)器件中做進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。4.2硬件測(cè)試經(jīng)檢查沒有錯(cuò)誤后下載

17、成功在開發(fā)板上連線后成功實(shí)現(xiàn)程序開發(fā)板上的燈按照程序依次亮滅。5 總結(jié)用vhdl進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，vhdl語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用vhdl“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過使用eda編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。致 謝電子技術(shù)課程設(shè)計(jì)是配合電子技術(shù)基礎(chǔ)課程與實(shí)驗(yàn)教學(xué)

18、的一個(gè)非常重要的教學(xué)環(huán)節(jié)。它不但能鞏固我們已所學(xué)的電子技術(shù)的理論知識(shí)，而且能提高我們的電子電路的設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問題和解決問題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新意識(shí)及創(chuàng)新思維。在做這個(gè)課程設(shè)計(jì)的過程中雖然遇到了很多困難，但是最后都被一一克服了，其中要非常感謝我們的陳老師給了我很多的幫助和知道！參考文獻(xiàn) 1 羅英偉1agent及基于空間信息的輔助決策j. 計(jì)算機(jī)輔助計(jì)及圖形學(xué)學(xué)報(bào),2001,13 (7) :667-671.2 亢銳,葉青,范全義1基于multi-agent 技術(shù)的internet信息挖研究j. 計(jì)算機(jī)工程,2001,27 (2) :107-1

19、09.3 chorafasdn. agenttechnologyhandbook m.newyork:mcgrahill,2001.4raymondkosala,hendrikbolckeel.webminingresearch:asurveyj.acmsigkdd2005,2 (1) :6-8.5 ajithabrahambussinessintelligencefromwebusageminingj.ieeepress,2003,11 (1) :94-107.代碼（1） 時(shí)序控制電路部分程序如下：library ieee;use ieee.std_logic_1164.all;use ie

20、ee.std_logic_unsigned.all;entity sxkz is port(chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; clk:out std_logic);end entity sxkz;architecture art of sxkz is signal cllk:std_logic; begin process(clk_in,clr,chose_key)is variable temp:std_logic_vector(2 downto 0); begin if clr=1then cllk

21、=0;temp:=000; elsif rising_edge(clk_in)then if chose_key=1then if temp=011then temp:=000; cllk=not cllk; else temp:=temp+1; end if; else if temp=111then temp:=000; cllk=not cllk; else temp:=temp+1; end if; end if; end if; end process; clk=cllk; end architecture art;（2）顯示控制電路部分程序如下：library ieee;use i

22、eee.std_logic_1164.all;entity xskz isport(clk:in std_logic;clr:in std_logic;led:out std_logic_vector(15 downto 0);end entity xskz;architecture art of xskz istype state is(s0,s1,s2,s3,s4,s5,s6);signal current_state:state;signal flower:std_logic_vector(15 downto 0);beginprocess(clr,clk)isconstant f1:s

23、td_logic_vector(15 downto 0):=0001000100010001;constant f2:std_logic_vector(15 downto 0):=1010101010101010;constant f3:std_logic_vector(15 downto 0):=0011001100110011;constant f4:std_logic_vector(15 downto 0):=0100100100100100;constant f5:std_logic_vector(15 downto 0):=1001010010100101;constant f6:std_logic_vector(15 downto 0):=1101101101100110;beginif clr=1 thencurrent_stateflower=zzzzzzzzzzzzzzzz;current_stateflower=f1; curr