畢業(yè)設(shè)計(jì)（論文）設(shè)計(jì)某等效器的模擬信號(hào)發(fā)生電路

1、1 緒論1.1 課題研究背景發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，廣泛應(yīng)用于通信，雷達(dá)，測(cè)控，電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格技術(shù)要求的電信號(hào)設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測(cè)量工作對(duì)波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等?？梢?jiàn)，為適應(yīng)現(xiàn)代電子

2、技術(shù)的不斷發(fā)展和市場(chǎng)需求，研究制作高性能的任意波形發(fā)生器 (arbitrary waveform generator，簡(jiǎn)稱(chēng)awg)十分有必要1。 1.2 課題研究目的及意義一般傳統(tǒng)的信號(hào)發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來(lái)產(chǎn)生正弦振蕩，獲得所需頻率。這種信號(hào)發(fā)生器雖然具有輸出信號(hào)頻率范圍寬，結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)，但輸出波形單一，不能產(chǎn)生任意波形，且頻率穩(wěn)定度和準(zhǔn)確度較差，頻率穩(wěn)定度一般優(yōu)于十分之一，頻率準(zhǔn)確度一般在0.5%以下，對(duì)于作為精密測(cè)量用的信號(hào)發(fā)生器。此傳統(tǒng)的信號(hào)發(fā)生器己經(jīng)越來(lái)越不能滿(mǎn)足現(xiàn)代電子測(cè)量的需要，正逐步退出歷史舞臺(tái)2。而基于頻率合成技術(shù)制成的信號(hào)發(fā)生器，由于可以獲得很高的

3、頻率穩(wěn)定度和精確度，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。1.3 國(guó)內(nèi)外的發(fā)展現(xiàn)狀1.3.1 發(fā)生器的發(fā)展?fàn)顩r發(fā)生器是能夠產(chǎn)生大量的標(biāo)準(zhǔn)信號(hào)和用戶(hù)定義信號(hào)，并保證高精度、高定性、可重復(fù)性和易操作性的電子儀器。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。在70年代前，信號(hào)發(fā)生器主要有兩類(lèi):正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類(lèi)之間，能夠提供正弦波、余弦波、方波、三角波、上

4、弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時(shí)，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。同時(shí)，主要表現(xiàn)為兩個(gè)突出問(wèn)題，一是通過(guò)電位器的調(diào)節(jié)來(lái)實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值;二是脈沖的占空比不可調(diào)節(jié)。在70年代后，微處理器的出現(xiàn)，可以利用處理器和d/a，硬件和軟件使波形發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形。這時(shí)期的波形發(fā)生器多以軟件為主，實(shí)質(zhì)是采用微處理器對(duì)dac的程序控制，就可以得到各種簡(jiǎn)單的波形。90年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函

5、數(shù)發(fā)生器、但是hp公司推出了型號(hào)為hp77os的信號(hào)模擬裝置系統(tǒng)，它由hp877oa任意波形數(shù)字化和hp1776a波形發(fā)生軟件組成。hp877oa實(shí)際上也只能產(chǎn)生8中波形，而且價(jià)格昂貴。不久以后，analogic公司推出了型號(hào)為data-2020的多波形合成器，leeroy公司生產(chǎn)的型號(hào)為9100的任意波形發(fā)生器等。到了二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過(guò)ohz的ons芯片，同時(shí)也推動(dòng)了函數(shù)波形發(fā)生器的發(fā)展，2003年，agilent的產(chǎn)品3322oa能夠產(chǎn)生17種波形，最高頻率可達(dá)到20m，2005年的產(chǎn)品n6o3oa能夠產(chǎn)生高達(dá)50omhz的頻率，采樣的頻率可達(dá)

6、1.25ghz。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快近幾年來(lái)，國(guó)際上波形發(fā)生器技術(shù)發(fā)展 主要體現(xiàn)在以下幾個(gè)方面:1.過(guò)去由于頻率很低應(yīng)用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來(lái)越廣的領(lǐng)域。波形發(fā)生器軟件的開(kāi)發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。波形發(fā)生器通常允許用一系列的點(diǎn)、直線和固定的函數(shù)段把數(shù)據(jù)存入存儲(chǔ)器。同時(shí)可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個(gè)比較簡(jiǎn)單的公式復(fù)合成v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。從而促進(jìn)了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計(jì)算機(jī)語(yǔ)言的飛速發(fā)展也對(duì)任意波形發(fā)生器軟件技術(shù)起到了推動(dòng)作用。目前可以利用可視

7、化編程語(yǔ)言(如 visualbasic，visualc等等)編寫(xiě)任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來(lái)實(shí)現(xiàn)波形的輸入。2.與vxi資源結(jié)合。目前，波形發(fā)生器由獨(dú)立的臺(tái)式儀器和適用于個(gè)人計(jì)算機(jī)的插卡以及新近開(kāi)發(fā)的vxi模塊。由于vxi總線的逐漸成熟和對(duì)測(cè)量?jī)x器的高要求，在很多領(lǐng)域需要使用vxi系統(tǒng)測(cè)量產(chǎn)生復(fù)雜的波形，vxi的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開(kāi)發(fā)vxi模塊的周期長(zhǎng)，而且需要專(zhuān)門(mén)的vxi機(jī)箱的配套使用，使得波形發(fā)生器vxi模塊僅限于航空、軍事及國(guó)防等大型領(lǐng)域。在民用方面，vxi模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。1.3.2 fpga技術(shù)的發(fā)展歷史早在1980年代

8、中期，fpga已經(jīng)在pld設(shè)備中扎根。cpld和fpga包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。cpld邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而fpga通常是在幾萬(wàn)到幾百萬(wàn)。cpld和fpga的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。cpld是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而fpga卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。cpld和fpga另外一個(gè)區(qū)別是大多數(shù)的fpga含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置

9、的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的fpga支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些fpga可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。1.3.3 fpga技術(shù)的發(fā)展趨勢(shì)fpga技術(shù)正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越來(lái)越大，成本也越來(lái)越低，低端的fpga已逐步取代了傳統(tǒng)的數(shù)字元件，高端的fpga不斷在爭(zhēng)奪asic的市場(chǎng)份額。先進(jìn)的asic生產(chǎn)工藝已經(jīng)被用于fpga的生產(chǎn)，越來(lái)越豐富的處理器內(nèi)核被嵌入到高端的fpga芯片中，基于fpga的開(kāi)發(fā)成為一項(xiàng)系統(tǒng)級(jí)設(shè)計(jì)工程。隨著半導(dǎo)體制造工藝的不同提高，fpga 的集成度將不斷提高，制造成本

10、將不斷降低，其作為替代asic 來(lái)實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明。(1) 大容量、低電壓、低功耗fpga大容量fpga 是市場(chǎng)發(fā)展的焦點(diǎn)。fpga 產(chǎn)業(yè)中的兩大霸主：altera和xilinx在超大容量fpga上展開(kāi)了激烈的競(jìng)爭(zhēng)。2007年altera推出了65nm工藝的stratixiii系列芯片，其容量為67200個(gè)le (logic element，邏輯單元)，xilinx推出的65nm工藝的vitexvi系列芯片，其容量為33792個(gè)slices (一個(gè)slices約等于2個(gè)le)。采用深亞微米(dsm)的半導(dǎo)體工藝后,器件在性能提高的同時(shí)，價(jià)格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對(duì)

11、fpga 的低電壓、低功耗的要日益迫切。因此，無(wú)論那個(gè)廠家、哪種類(lèi)型的產(chǎn)品,都在瞄準(zhǔn)這個(gè)方向而努力。(2) 系統(tǒng)級(jí)高密度f(wàn)pga隨著生產(chǎn)規(guī)模的提高,產(chǎn)品應(yīng)用成本的下降，fpga 的應(yīng)用已經(jīng)不是過(guò)去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場(chǎng)集成，而是將它靈活地應(yīng)用于系統(tǒng)級(jí)(包括其核心功能芯片)設(shè)計(jì)之中。在這樣的背景下，國(guó)際主要fpga 廠家在系統(tǒng)級(jí)高密度f(wàn)pga 的技術(shù)發(fā)展上，主要強(qiáng)調(diào)了兩個(gè)方面：fpga 的ip( intellec2tual property ，知識(shí)產(chǎn)權(quán))硬核和ip軟核。當(dāng)前具有ip內(nèi)核的系統(tǒng)級(jí)fpga的開(kāi)發(fā)主要體現(xiàn)在兩個(gè)方面：一方面是fpga 廠商將ip硬核(指完成版圖設(shè)計(jì)的功能單元模塊

12、)嵌入到fpga 器件中，另一方面是大力擴(kuò)充優(yōu)化的ip軟核(指利用hdl語(yǔ)言設(shè)計(jì)并經(jīng)過(guò)綜合驗(yàn)證的功能單元模塊)，用戶(hù)可以直接利用這些預(yù)定義的、經(jīng)過(guò)測(cè)試和驗(yàn)證的ip 核資源,有效地完成復(fù)雜的片上系統(tǒng)設(shè)計(jì)。 (3) 動(dòng)態(tài)可重構(gòu)fpga動(dòng)態(tài)可重構(gòu)fpga是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動(dòng)態(tài)重構(gòu)電路邏輯的能力。對(duì)于數(shù)字時(shí)序邏輯系統(tǒng)，動(dòng)態(tài)可重構(gòu)fpga的意義在于其時(shí)序邏輯的發(fā)生不是通過(guò)調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源來(lái)組合而成，而是通過(guò)對(duì)fpga 進(jìn)行局部的或全局的芯片邏輯的動(dòng)態(tài)重構(gòu)而實(shí)現(xiàn)的。動(dòng)態(tài)可重構(gòu)fpga在器件編程結(jié)構(gòu)上具有專(zhuān)門(mén)的特征，其內(nèi)部邏輯塊和內(nèi)部連

13、線的改變，可以通過(guò)讀取不同的sram中的數(shù)據(jù)來(lái)直接實(shí)現(xiàn)這樣的邏輯重構(gòu)，時(shí)間往往在納秒級(jí)，有助于實(shí)現(xiàn)fpga系統(tǒng)邏輯功能的動(dòng)態(tài)重構(gòu)。1.3.4 國(guó)外波形發(fā)生器產(chǎn)品介紹早在1978年，由美國(guó)wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為8mhz，可以形成256點(diǎn)(存儲(chǔ)長(zhǎng)度)波形數(shù)據(jù)，垂直分辨率為sbit，主要用于振動(dòng)、醫(yī)療、材料等領(lǐng)域的第一代高性能信號(hào)源，經(jīng)過(guò)將近30年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高3。操作越來(lái)越簡(jiǎn)單而輸出波形的能力越來(lái)越強(qiáng)。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成

14、的操作性越好。2 總體設(shè)計(jì)方案2.1 整體設(shè)計(jì)中 心控制模塊 fpgad/a 轉(zhuǎn)換器多路模擬選擇開(kāi)關(guān)信號(hào)保持電路電源管理模塊sram16路模擬信號(hào)輸出圖2.1 系統(tǒng)的設(shè)計(jì)模塊整體的結(jié)構(gòu)如圖2.1所示，fpga是核心控制器件，通過(guò)它來(lái)控制d/a和多路模擬開(kāi)關(guān)使他們兩個(gè)芯片在時(shí)序上達(dá)到一種能夠同時(shí)輸出16直流波的效果5。d/a轉(zhuǎn)換器主要是通過(guò)fpga控制sram送來(lái)的數(shù)據(jù)不斷地轉(zhuǎn)換數(shù)據(jù)，使得輸入d/a的二進(jìn)制數(shù)轉(zhuǎn)換成相應(yīng)的電壓，fpga同時(shí)也要控制多路模擬開(kāi)關(guān)在16路上不斷的選通，使得d/a輸出地?cái)?shù)據(jù)能夠在16路上都有信號(hào)，最后通過(guò)信號(hào)保持電路最終的輸出4。本設(shè)計(jì)考慮由以下六個(gè)模塊構(gòu)成：（1）fp

15、ga最小系統(tǒng)模塊：包括jtag接口、晶振、復(fù)位電路，該模塊是設(shè)計(jì)的核心，也是系統(tǒng)的總體控制器，主要是通過(guò)和其他芯片的鏈接來(lái)控制d/a和多路模擬開(kāi)關(guān)的運(yùn)作，同時(shí)不斷的發(fā)送控制命令和傳輸數(shù)據(jù)，從而使整個(gè)系統(tǒng)能夠按照一定的預(yù)期的方案實(shí)現(xiàn)預(yù)期的波形。（2）控制電路模塊：實(shí)現(xiàn)控制頻率輸出以及選擇信號(hào)功能；（3）d/a模塊：實(shí)現(xiàn)把數(shù)字信號(hào)高速轉(zhuǎn)化為模擬信號(hào)的功能，同時(shí)通過(guò)調(diào)理模塊實(shí)現(xiàn)信號(hào)放大、調(diào)理電路功能；（4）多路選通模塊：實(shí)現(xiàn)選擇在某幾路同時(shí)輸出同一信號(hào)；（5）電源模塊：主要給各個(gè)芯片供電，以滿(mǎn)足各芯片的正常工作；2.2 各模塊設(shè)計(jì)（1）fpga模塊fpga(field programmable ga

16、te array)是目前廣泛采用的一種可編程器件隨著微電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)得到了飛速發(fā)展。fpga的時(shí)鐘延遲可達(dá)到納秒級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景，具有工作速度快、集成度高和現(xiàn)場(chǎng)可編程的優(yōu)點(diǎn)5。它的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲。加上它的靈活性和高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)片上系統(tǒng)(soc)，非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路6。系統(tǒng)中最重要的就是fpga這個(gè)模塊，一個(gè)fpga肯定是不能工作

17、，它得需要電源供電、晶振電路、復(fù)位電路還有就是下載電路這幾部分才能組成一個(gè)fpga最小系統(tǒng)電路，這樣才能給外界發(fā)送命令，控制系統(tǒng)中的其他芯片。它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。目前以硬件描述語(yǔ)言（verilog 或 vhdl）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 fpga 上進(jìn)行測(cè)試，是現(xiàn)代 ic 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如and、or、xor、not）或者更復(fù)雜一

18、些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的fpga里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（flipflop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把fpga內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品fpga的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以fpga可以完成所需要的邏輯功能。fpga一般來(lái)說(shuō)比asic（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的fpga。因?yàn)檫@些芯片有比較

19、差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的fpga上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于asic的芯片上。另外一種方法是用cpld（復(fù)雜可編程邏輯器件備）7。 連接邏輯，控制邏輯是fpga早期發(fā)揮作用比較大的領(lǐng)域也是fpga應(yīng)用的基石。事實(shí)上在電路設(shè)計(jì)中應(yīng)用fpga的難度還是比較大的這要求開(kāi)發(fā)者要具備相應(yīng)的硬件知識(shí)和軟件應(yīng)用能力這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開(kāi)發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來(lái)，通用和專(zhuān)用ip的設(shè)計(jì)將成為一個(gè)熱門(mén)行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門(mén)是很重要的，越好的位子越不等人電路開(kāi)

20、發(fā)是黃金飯碗8。 fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。（2） 控制電路模塊控制電路模塊是用來(lái)控制選擇波形，當(dāng)選擇直流波時(shí)就可以輸出相應(yīng)的波形。直流波控制是由一個(gè)二進(jìn)制數(shù)來(lái)控制的，當(dāng)控制端輸入00時(shí)則代表選擇的是輸出直流波，而直流波的電壓大小是由程序中向d/a輸出的數(shù)據(jù)來(lái)控制的。撥碼開(kāi)關(guān)有很多種類(lèi)，平常在實(shí)驗(yàn)室用的叫做撥動(dòng)開(kāi)關(guān)，它個(gè)頭大、有三個(gè)引腳，一個(gè)接地一個(gè)接電

21、源，中間的輸出接器件從而達(dá)到選擇0和1的功能，撥碼開(kāi)關(guān)分頂撥式，琴鍵式，側(cè)撥彎腳式三種，這種開(kāi)關(guān)體積小、重量輕、只有兩個(gè)引腳而且對(duì)于該設(shè)計(jì)中要用到的位數(shù)很少，只需要兩位，所以用兩個(gè)撥動(dòng)開(kāi)關(guān)就可以完成選擇直流波的選擇控制模塊。 （3） d/a轉(zhuǎn)換模塊d/a轉(zhuǎn)換器按工作方式可分為并行d/a轉(zhuǎn)換器、串行d/a轉(zhuǎn)換器和間接d/a轉(zhuǎn)換器等。在并行d/a轉(zhuǎn)換器中，又分為權(quán)電阻d/a轉(zhuǎn)換器和r2r t型d/a轉(zhuǎn)換器。下面以r2rt型d/a轉(zhuǎn)換器為例簡(jiǎn)要介紹d/a轉(zhuǎn)換器的工作原理。如圖所示為r2rt型d/a轉(zhuǎn)換器原理電路。圖2.2 d/a轉(zhuǎn)換器原理電路圖2.2所示的電路是一個(gè)3位二進(jìn)制數(shù)的d/a轉(zhuǎn)換電路，每位

22、二進(jìn)制數(shù)控制一個(gè)開(kāi)關(guān)s。當(dāng)?shù)谖坏臄?shù)碼為“0”時(shí)，開(kāi)關(guān)si打在左邊；當(dāng)?shù)趇位的數(shù)碼為“1”時(shí)，開(kāi)關(guān)si打在右邊。當(dāng)s0接通時(shí)，圖2.2可知 （式2.1）將式（1）推廣到n位二進(jìn)制數(shù)的轉(zhuǎn)換，可得一般表達(dá)式輸出電壓為：（式2.2）式（2）的輸出電壓會(huì)因器件誤差.集成運(yùn)放的非理想特性而產(chǎn)生轉(zhuǎn)換誤差。一般d/a轉(zhuǎn)換器用如圖2.3所示的框圖表示。圖2.3 d/a轉(zhuǎn)換器框圖圖2.3中輸入量與輸出量的關(guān)系為uoutbur 式中，ur為常量，由參考uref決定。b為輸人數(shù)字量，常為一個(gè)二進(jìn)制數(shù)。b的位數(shù)一般為8位、12位、16位等，由dac芯片型號(hào)決定。b為n位時(shí)的通式為 (式2.3)（式2.3）中，bn-1為

23、最高位；bo為最低位。（4） 多路選通模塊該信號(hào)源卡在d/a轉(zhuǎn)換之后要輸出16路信號(hào)，若每一路都采用一個(gè)d/a進(jìn)行模數(shù)轉(zhuǎn)換再調(diào)理輸出的話，一來(lái)標(biāo)準(zhǔn)的板卡物理空間尺寸不允許，二來(lái)增加了系統(tǒng)開(kāi)發(fā)的成本，再者違背了設(shè)計(jì)簡(jiǎn)潔的原則。在該設(shè)計(jì)中通過(guò)電子開(kāi)關(guān)及電壓保持電路把各路模擬信號(hào)切換到相應(yīng)的通道上，實(shí)現(xiàn)一對(duì)多的切換。實(shí)際在這里就是實(shí)現(xiàn)了一個(gè)開(kāi)關(guān)的作用。（5） 電源管理模塊在整個(gè)系統(tǒng)中每一個(gè)芯片都需要電源的供電，而每個(gè)芯片所需要的電壓也不一樣，在信號(hào)發(fā)生器系統(tǒng)中fpga需要3.3v和1.5v的電壓、ad824用到的是3.3v和2.5v的電壓、adg506用到的是3.3v和5v的電壓、綜上所訴在做電源模

24、塊的時(shí)候從外界引入一個(gè)5v的電壓通過(guò)芯片使其轉(zhuǎn)換成3.3v和2.5v，通過(guò)另一芯片把5v轉(zhuǎn)化成1.5v，這樣這四種電壓就有了，至于+12v的電壓只能在pcb版上打孔從外界接線引入。3 硬件設(shè)計(jì)3.1 fpga介紹本設(shè)計(jì)中采用的fpga芯片是xilinx公司xc2s50e主要特點(diǎn)如下：1）30k個(gè)系統(tǒng)門(mén)；2）多達(dá)81個(gè)用戶(hù)i/o；3）可編程flash技術(shù)，130nm、7層金屬（6層銅）、基于flash的cmos工藝；4）350mhz的系統(tǒng)性能；5）1.5v的內(nèi)核電壓可實(shí)現(xiàn)低功耗；6）高性能布線層；7）1.5v、1.8v、3.3v和2.5v混合電壓的操作，可分組選擇的i/o電壓，弱上拉/下拉；8）

25、1kbit的用戶(hù)非易失性存儲(chǔ)器flashrom;9）7層金屬物理層保護(hù)；3.2 存儲(chǔ)電路設(shè)計(jì)本設(shè)計(jì)采用2 片hitachi 公司的sram 存儲(chǔ)器hm628512 實(shí)現(xiàn)動(dòng)態(tài)地址管理和數(shù)據(jù)分段存儲(chǔ)功能。其數(shù)據(jù)寫(xiě)入和讀出時(shí)間為70ns(max)。由于上位機(jī)采用8 位碼傳輸，所以fpga 需要對(duì)接收到的采樣數(shù)據(jù)進(jìn)行二次編碼，將16 位分高低字節(jié)并分別存入兩片sram 中。最后只將高12 位傳輸給ad7945 進(jìn)行數(shù)模轉(zhuǎn)換，這樣提高了參數(shù)精度。對(duì)于波形數(shù)據(jù)可分塊存儲(chǔ)，由于本設(shè)計(jì)32 路模擬信號(hào)，每路1024 個(gè)采樣點(diǎn)，每個(gè)點(diǎn)2個(gè)字節(jié)，每路數(shù)據(jù)量大小為2 字節(jié)與采樣點(diǎn)數(shù)的乘積。可根據(jù)任務(wù)要求對(duì)采樣點(diǎn)數(shù)進(jìn)

26、行更改9。存儲(chǔ)器對(duì)采樣值的存儲(chǔ)有兩種方式：一種是存完一路，接著存儲(chǔ)第二路采樣值，這種方式下如果一路采樣點(diǎn)dac 轉(zhuǎn)換完成再切換模擬開(kāi)關(guān)，這樣兩路信號(hào)之間的輸出間隔隨著采樣點(diǎn)的不斷增多而延長(zhǎng)。還有一種方案，控制模擬開(kāi)關(guān)切換與存儲(chǔ)器讀地址間隔同步，實(shí)現(xiàn)模擬信號(hào)連續(xù)的輸出。這樣即使采樣點(diǎn)增加，信號(hào)精度提高，卻不會(huì)影響信號(hào)的輸出頻率。這種方式還提高了單路信號(hào)輸出頻率控制字k，減小了輸出的頻率相對(duì)誤差。要快速的保存數(shù)據(jù)需要使用隨機(jī)存儲(chǔ)器，隨機(jī)存儲(chǔ)器包括靜態(tài)存儲(chǔ)器sram和動(dòng)態(tài)存儲(chǔ)器dram，sram和dram在掉電的時(shí)候均會(huì)失去保存的數(shù)據(jù)，但是ram類(lèi)型的存儲(chǔ)器易于使用、性能好。靜態(tài)存儲(chǔ)器sram只要加

27、上電源就能可靠保存信息，而動(dòng)態(tài)存儲(chǔ)器dram使用的是動(dòng)態(tài)存儲(chǔ)單元，需要不斷刷新以便周期性再生才能保存信息，所以動(dòng)態(tài)存儲(chǔ)器只適應(yīng)于較大的系統(tǒng)，對(duì)于單片機(jī)系統(tǒng)很少使用。鑒于以上原因，本系統(tǒng)采用靜態(tài)存儲(chǔ)器sram來(lái)進(jìn)行存儲(chǔ)。靜態(tài)存儲(chǔ)器選用em128l16該靜態(tài)存儲(chǔ)器是一個(gè)集成的記憶器件.含有2mbit的靜態(tài)隨機(jī)存取記憶組織先進(jìn)cmos技術(shù),提供高速的性能和超低的功耗11。em128l16是適用于各種應(yīng)用低功耗，如電池備份和手持設(shè)備。該器件可以在很寬的溫度范圍內(nèi)的- 40至85溫差，可在jedec標(biāo)準(zhǔn)軟件包兼容其他標(biāo)準(zhǔn)的128kb x16靜態(tài)存儲(chǔ)器。其寫(xiě)時(shí)序圖如下：圖3.1 寫(xiě)時(shí)序圖其功能框圖如下：圖

28、3.2 功能框圖圖3.3 sram硬件電路設(shè)計(jì)圖3.3為暫存器，用來(lái)存儲(chǔ)程序的，通過(guò)上位機(jī)軟件把程序下載到里面，d/a接收的數(shù)據(jù)就是從em628512中讀取的數(shù)據(jù)，就可以實(shí)現(xiàn)數(shù)模轉(zhuǎn)換。3.3 數(shù)模轉(zhuǎn)換電路設(shè)計(jì)選擇d/a 轉(zhuǎn)換器需考慮的因素主要有轉(zhuǎn)換精度、轉(zhuǎn)換速度、溫度特性和電源要求等。另外dac 輸出線、參考時(shí)鐘以及輸入數(shù)據(jù)線之間的耦合會(huì)對(duì)輸出波形的頻率產(chǎn)生影響，布局布線時(shí)一定要處理好。在dds 設(shè)計(jì)中dac 的毛刺和非線性誤差也不容忽視。本設(shè)計(jì)選擇美國(guó)模擬器件公司（adi）的ad7945，它是12 位乘法型并行輸入、單通道的電流輸出型低功耗數(shù)模轉(zhuǎn)換芯片，具有低溫漂，線性度良好，其采樣速率可達(dá)

29、1.7msps，轉(zhuǎn)換時(shí)間最大為760ns，+3.3v/+5v 供電；可直接與ttl 或cmos 邏輯電平接口。其轉(zhuǎn)換精度用分辨率來(lái)描述12。 （式3.1）圖3.4 d/a模塊硬件電路圖ad7945 輸出的是電流信號(hào)，需要將其轉(zhuǎn)換為電壓，圖中采用兩級(jí)放大器實(shí)現(xiàn)電壓值的穩(wěn)定轉(zhuǎn)換和輸出。前一級(jí)實(shí)現(xiàn)i/u 轉(zhuǎn)換，后一級(jí)為利用反相比例放大電路設(shè)計(jì)的一階低通濾波器，輸入阻抗較小，對(duì)kcmr 的要求低，其中r2 為增益誤差校準(zhǔn)電阻，r4，r5 決定著電壓放大倍數(shù)，r1為平衡電阻，阻值為r4/r5=1.6k，使偏置電流引起的誤差最小。另外從通用化設(shè)計(jì)考慮，根據(jù)信號(hào)無(wú)失真?zhèn)鬏斣?，在耐奎斯特頻帶內(nèi)容易產(chǎn)42生各

30、種信號(hào)的高頻諧波分量干擾，所以采用高速、低功耗運(yùn)放ad827 完成幅值放大和lpt 電路的信號(hào)處理功能，信號(hào)截止頻率t f 。 （式3.2） （式3.3） 其中為ad7945 轉(zhuǎn)換輸出并調(diào)理后的模擬量采樣幅值電平，為ad7945 的基準(zhǔn)電壓，d 為模擬電平的量化值，ad827 的壓擺率為300v/us，不會(huì)對(duì)電路造成影響。數(shù)模轉(zhuǎn)換就是將離散的數(shù)字量轉(zhuǎn)換為連接變化的模擬量，實(shí)現(xiàn)該功能的電路或器件稱(chēng)為數(shù)模轉(zhuǎn)換電路，通常稱(chēng)為d/a轉(zhuǎn)換器或dac(digital analog converter)。 圖3.5 ad7945框圖如上圖所示，d/a芯片用的是ad7945芯片是12-bit dacs倍增保證

31、規(guī)格與+ 3.3 v / + 5v的供應(yīng)。ad7943,ad7945和ad7948快速12-bit對(duì)于來(lái)自單獨(dú)一個(gè)操作的dacs + 5 v(正常模式)。與單個(gè)+5v, 3.3 v,供應(yīng)(電流模式)。這個(gè)ad7943有一個(gè)串行接口,ad7945有12-bit平行接口,ad7948有8位字節(jié)的接口。3.4 調(diào)理電路模塊在d/a后面需要跟上一個(gè)調(diào)理電路，該電路是為了把d/a輸出地信號(hào)進(jìn)行調(diào)整，并且放大，接法是根據(jù)芯片資料給的方案接的13。圖3.6 調(diào)理電路圖將電流轉(zhuǎn)換為電壓，并通過(guò)調(diào)理，最后輸出所需要的電壓。ad824相當(dāng)于把四個(gè)運(yùn)算放大器集成在了一起，而且它的性能好，通過(guò)上述的接法就可以把要輸出

32、的波形進(jìn)行調(diào)整放大，使輸出地波形更穩(wěn)定。圖3.7 ad824單供應(yīng)操作:3 v非常低的輸入偏置電流:輸入電壓范圍寬軌到軌輸出低電流500ma，寬帶寬2mhz,低壓應(yīng)變片放大dac輸出放大。ad824 如圖3.7。fet輸入是四單供應(yīng)放大器,軌到軌輸出。結(jié)合fet輸入軌到軌輸出使ad824有用的各種各樣的低電壓的應(yīng)用是低輸入電流考慮。這個(gè)ad824保證從3個(gè)v單一的供應(yīng)達(dá)到15伏特的雙重供應(yīng)。在雙相性精神障礙等淬球鐵的互補(bǔ)制作過(guò)程,ad824有一個(gè)獨(dú)特的輸入階段,允許輸入電壓的安全超越消極的供應(yīng)和積極的供應(yīng)沒(méi)有任何相位反轉(zhuǎn)或latchup。輸出電壓在15 millivolts擺動(dòng)的供應(yīng)。3.5

33、多路選通設(shè)計(jì)圖3.8 adg506adg506a是整體模擬。如圖3.8所示。cmos multiplexers 16通道和雙8頻道。16人的adg506a開(kāi)關(guān)輸入輸出共同,根據(jù)國(guó)家的地址和一個(gè)能夠四個(gè)二進(jìn)制的輸入。這個(gè)adg506a設(shè)計(jì)在增強(qiáng)lc2mos過(guò)程,給出了信號(hào)的能力對(duì)vdd和使操作說(shuō)明在大范圍的供應(yīng)電壓。這個(gè)裝置能操作舒適的任何地方(五)16.5 v 10.8單或雙供電范圍。這些multiplexers具有高開(kāi)關(guān)速度16。本設(shè)計(jì)選擇adi 公司的16 路低功耗模擬開(kāi)關(guān)adg506，寬電壓輸出范圍，兼容ttl/cmos 電平標(biāo)準(zhǔn)，其導(dǎo)通電阻為280600，導(dǎo)通時(shí)間最大為400ns，開(kāi)啟

34、時(shí)間為50ns17。32 通道開(kāi)關(guān)切換頻率： (式3.4)模擬開(kāi)關(guān)輸出通過(guò)一個(gè)電容c7 實(shí)現(xiàn)采樣保持、平滑輸出模擬電壓和高頻濾波功能。其原理以一階電路階躍全響應(yīng)為模型，電容充放電實(shí)現(xiàn)了模擬電壓的采樣保持功能。adg506 導(dǎo)通時(shí)全溫度范圍觸點(diǎn)電阻約為500，關(guān)斷電阻500km。聚丙烯電容c7漏電阻大于1km。調(diào)理運(yùn)放采用ad 公司的軌到軌、低功耗，寬電壓的運(yùn)放ad824，支持單/雙電源供電，輸入阻抗約為1013。輸出采用同相放大（跟隨）電路，提高前置增益穩(wěn)定性、降低失真和輸出電阻23。對(duì)于dc-8v+8v 緩變直流信號(hào)采用偏置放大電路實(shí)現(xiàn)即可。當(dāng)開(kāi)關(guān)s1 導(dǎo)通時(shí)輸入電壓通過(guò) 對(duì)電容c7 進(jìn)行充

35、電，當(dāng)s1 斷開(kāi)時(shí)c7 通過(guò)ad824 漏電阻進(jìn)行放電。其充電過(guò)程為： （式3.5）電容的漏電過(guò)程為： （式3.6）其中u0 為開(kāi)關(guān)閉合前c7 兩端電壓，時(shí)間常數(shù)。如不考慮u0 ，在開(kāi)關(guān)斷開(kāi)瞬間c7兩端起始電壓，為 ad824 的輸入電壓，漏電常數(shù)，一般保持時(shí)間在 時(shí)間過(guò)渡后，將可以忽略。另外輸出精度要達(dá)到指標(biāo)要求，本設(shè)計(jì)輸出誤差小于1%時(shí)，那么必須滿(mǎn)足和，因此選擇c7=1nf，使得只要滿(mǎn)足且即可實(shí)現(xiàn)模擬電壓精度要求，另外考慮到由于d/a 輸出延遲和模擬開(kāi)關(guān)切換延遲等因素，本設(shè)計(jì)采用100khz 的d/a轉(zhuǎn)換頻率和模擬開(kāi)關(guān)切換頻率，使得圖3.9 多路模擬選擇開(kāi)關(guān)模塊管腳14，15，16，18這

36、四個(gè)管腳分別是選擇哪幾路通，當(dāng)給a3a2a1a0的數(shù)據(jù)是0000的時(shí)候則代表選通的是第0路，當(dāng)數(shù)據(jù)是1111的時(shí)候則代表選通的是第15路。以此類(lèi)推，這樣通過(guò)fpga不斷的向adg506輸入數(shù)據(jù)來(lái)控制多路模擬開(kāi)關(guān)什么時(shí)候第幾路選通。如圖3.9。4 軟件設(shè)計(jì)4.1 總體流程圖軟件設(shè)計(jì)如圖4.1所示，整個(gè)設(shè)計(jì)分為三大模塊：控制模塊、d/a模塊和多路模擬開(kāi)關(guān)模塊，控制模塊主要是起到控制兩個(gè)模塊的作用，使最后輸出的數(shù)據(jù)能夠達(dá)到十六路同時(shí)輸出直流波的效果；d/a模塊主要是給d/a發(fā)送數(shù)據(jù)，使d/a能夠接收數(shù)據(jù)轉(zhuǎn)換成對(duì)應(yīng)的模擬信號(hào)；多路模擬開(kāi)關(guān)的作用是循環(huán)選通十六路信號(hào)使得直流波能夠通過(guò)示波器在十六路上面都

37、有顯示24。 開(kāi)始控制模塊d/a模塊多路模擬模塊結(jié)束輸出信號(hào)圖4.1 設(shè)計(jì)總流程圖圖4.2 原理圖圖4.3 仿真圖圖4.2是在muxpluxii中設(shè)計(jì)的原理圖，并對(duì)其進(jìn)行了仿真，從仿真圖中如圖4.3所示，可以看switch1.0是選擇輸出信號(hào)的，當(dāng)選擇0時(shí)輸出的是直流波，adgdata3.0是模擬開(kāi)關(guān)的輸出信號(hào)仿真，從圖中可以看出這個(gè)信號(hào)是在不斷的循環(huán)從0到15路選通，data7.0是d/a輸出的數(shù)據(jù)，因?yàn)槭侵绷鞑ㄋ暂敵龅氖?0，當(dāng)?shù)絛/a轉(zhuǎn)換器中后轉(zhuǎn)換成相應(yīng)的電壓輸出。4.2 控制模塊控制模塊主要是控制d/a什么時(shí)候輸入輸出數(shù)據(jù)，控制多路模擬開(kāi)關(guān)什么時(shí)候開(kāi)通哪一路，通過(guò)這樣的控制最終能夠達(dá)

38、到多路同時(shí)輸出的效果。這里面用到的原理很簡(jiǎn)單，就是d/a動(dòng)一下的時(shí)候，多路模擬開(kāi)關(guān)在四個(gè)開(kāi)關(guān)上都要選通一遍也即動(dòng)四次，如圖4.4控制模塊仿真圖中swich和dtd的時(shí)序一樣。圖4.4 控制模塊圖開(kāi)始clk是上升沿判斷d_swich、d_dtd大小輸出swich、dtdt1_cp結(jié)束否是發(fā)出下一脈沖clk圖4.5 控制模塊流程圖4.3 d/a模塊該模塊主要是給d/a芯片送入數(shù)據(jù)，d/a轉(zhuǎn)換的原理很簡(jiǎn)單，就是fpga給d/a發(fā)送一個(gè)8位的二進(jìn)制數(shù)據(jù)，芯片通過(guò)自身內(nèi)部一定的電路把前面發(fā)送的二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成相應(yīng)的電流，但是發(fā)送數(shù)據(jù)也是有時(shí)間限制的，不能無(wú)限制的一直發(fā)送，d/a接收數(shù)據(jù)首先需要使能端cs

39、低電平有效，在滿(mǎn)足這一情況下選擇是d/a接收外部的數(shù)據(jù)還是往外寫(xiě)數(shù)據(jù)，一次只能選擇一個(gè)有效，當(dāng)這兩個(gè)條件都滿(mǎn)足之后d/a才能算是正常的完成一次工作，所以d/a什么時(shí)候接收數(shù)據(jù)什么時(shí)候發(fā)送數(shù)據(jù)都需要通過(guò)寫(xiě)程序控制端口什么時(shí)候有效來(lái)確定收發(fā)數(shù)據(jù)，如下圖4.6所示。 開(kāi)始輸入clk、switch信號(hào)clk是上升沿判斷reset_count輸出reset_count、reset再判斷reset、clk信號(hào)，輸出switch、data、cs、ce結(jié)束是否發(fā)出下一脈沖clk 圖4.6 d/a程序流程圖4.4 多路選擇模塊多路選擇模塊的原理很簡(jiǎn)單，就是通過(guò)撥碼開(kāi)關(guān)的輸入，通過(guò)看選擇了哪個(gè)波對(duì)應(yīng)的選通某幾路2

40、6，如下圖4.7所示。 開(kāi)始輸入clk、switch信號(hào)clk是上升沿判斷reset_count輸出reset_count、reset再判斷reset、clk、adgcurrent信號(hào)，輸出adgcurrent、adgdata結(jié)束是否發(fā)出下一脈沖clk 圖4.7 多路模擬開(kāi)關(guān)流程圖4.5 本章小結(jié)這一章主要是從軟件方面的整體和部分，從整個(gè)程序是如何實(shí)現(xiàn)的以及每個(gè)模塊的仿真和具體的算法來(lái)做介紹，最終達(dá)到設(shè)計(jì)要求。由于開(kāi)發(fā)軟件仿真不能用所以在這里用maxplus ii來(lái)代替仿真，同樣也能達(dá)到預(yù)定的效果。5 系統(tǒng)調(diào)試圖5.1 4v電壓輸出從上圖中可以看出當(dāng)上位機(jī)選擇輸出4v電壓的時(shí)候，通過(guò)檢測(cè)d/a

41、可以看出示波器輸出4.03v電壓，由于用到的是比較大型的機(jī)器，所以噪聲會(huì)很大，直流波上面有干擾信號(hào)。圖5.2 電壓輸出該圖是上位機(jī)軟件控制輸出的直流電壓時(shí)輸出的波形，從圖中可以看到輸出的是1.05v和5.11v電壓，通過(guò)這幾幅圖可以看出基本能實(shí)現(xiàn)所想要的結(jié)果。圖5.3 實(shí)物測(cè)量上面三幅圖是在實(shí)際當(dāng)中測(cè)量的截圖，左上角是總體的測(cè)量方法，標(biāo)筆所指的位置是d/a的輸出口1管腳，另一端是如第三幅圖所示接地，這樣就有了回路可以形成電壓，檢測(cè)出當(dāng)前d/a輸出的電壓是多少。6 結(jié)論本系統(tǒng)按照系統(tǒng)功能模塊化設(shè)計(jì)，根據(jù)實(shí)際測(cè)試結(jié)果證明了系統(tǒng)設(shè)計(jì)可靠、準(zhǔn)確地實(shí)現(xiàn)了遙測(cè)系統(tǒng)要求的所有參數(shù)信號(hào)的輸出與數(shù)據(jù)測(cè)試功能，并

42、且還預(yù)留了多路備用測(cè)試接口；在軟硬件方面都采用了合理有效的措施保障系統(tǒng)性能的穩(wěn)定：(1) 硬件設(shè)計(jì)：低功耗、高性能器件的選擇，高速信號(hào)和中、低速信號(hào)、模數(shù)信號(hào)進(jìn)行了有效地隔離和抗干擾處理，接口可靠性設(shè)計(jì)（阻抗匹配，濾波等），信號(hào)完整性監(jiān)測(cè)，關(guān)鍵信號(hào)和電壓實(shí)時(shí)監(jiān)測(cè)等。(2) 軟件設(shè)計(jì)：軟件功能化，界面簡(jiǎn)單化，模塊化；各模塊功能執(zhí)行互不干擾，極大地提高了軟件的兼容性和抗干擾性。附錄a 相關(guān)程序entity da is port ( md: out std_logic_vector(7 downto 0); state: in std_logic_vector(7 downto 0); clk :

43、in std_logic; da_wr : out std_logic; da_cs : out std_logic; u23en: out std_logic; start: out std_logic; fpga_data : inout std_logic_vector(7 downto 0); -以下引腳不用 ram_addr: out std_logic_vector(12 downto 0); ram_wr : out std_logic; ram_rd : out std_logic; u15fifo_data: out std_logic_vector(8 downto 0);

44、 u15fifo_ef : in std_logic; u15fifo_hf : in std_logic; u15fifo_rd : out std_logic );end da;architecture behavioral of da is constant head_word : std_logic_vector(13 downto 0):=11011011011011; -幀頭constant end_word : std_logic_vector(13 downto 0):=01111101101101; -幀尾constant stop : std_logic_vector(13

45、 downto 0):=01100110011001;constant signal_start : std_logic_vector(13 downto 0):=10011001100110;constant download_ana : std_logic_vector(6 downto 0):=1011001;signal cy7c_wra : std_logic;signal cy7c_wrb : std_logic;signal cy7c_wr_reg : std_logic;signal cy7c_wr_filter_cnt : std_logic_vector(4 downto

46、0);signal reg : std_logic_vector(48 downto 0);signal stop_sign : std_logic;signal start_sign : std_logic;signal rest_count : std_logic_vector(13 downto 0):=00000000000000;signal power_reset : std_logic:=0;signal state_reset : std_logic:=0;signal reset : std_logic;type dat_ana is array (0 to 15) of s

47、td_logic_vector(7 downto 0); signal dat_ana_reg:dat_ana;signal ram_addr_reg : std_logic_vector(12 downto 0);signal da_count : std_logic_vector(13 downto 0); signal cnt_channel : std_logic_vector(4 downto 0);signal md_reg : std_logic_vector(7 downto 0);signal da_wr_reg : std_logic;signal da_cs_reg :

48、std_logic;signal mnxhy_reg : std_logic;signal channel: integer range 0 to 15;signal number: integer range 0 to 15;signal u23en_reg : std_logic;begin- 產(chǎn)生上電復(fù)位信號(hào)和全局時(shí)鐘 p1:process (clk) -10mhzbeginif clkevent and clk=1 then if rest_count16383 then -復(fù)位時(shí)間：16.38ms rest_count=rest_count+1; power_reset=0; -復(fù)位

49、期間power_reset= 0 else rest_count=rest_count; power_reset=1; -復(fù)位完成power_reset= 1 end if;end if; end process p1;- p2:process (clk,power_reset) -10mhzbegin if power_reset=0 then state_reset= 0;elsif clkevent and clk=1 then if stop_sign =1 then state_reset= 0; else state_reset= 1; end if; end if; end pr

50、ocess p2;- reset= power_reset and state_reset;- 濾 波p3:process (clk) -10mhzbeginif reset=0then cy7c_wr_filter_cnt=00000; cy7c_wr_reg=1; elsif clk event and clk=1 then if state(7)=1 then-state(7) is write signal if cy7c_wr_filter_cnt=10011 then -濾波2us cy7c_wr_reg=1; cy7c_wr_filter_cnt=cy7c_wr_filter_cnt; else cy7c_wr_filter_cnt=cy7c_wr_filter_cnt+1; end if; else if cy7c_wr_filter_cnt=00000 then cy7c_wr_reg=0; cy7c_wr_fil