eda課程設(shè)計(jì)8×9先進(jìn)先出FIFO緩沖器

1、課程設(shè)計(jì)任務(wù)書學(xué)生姓名： 專業(yè)班級： 指導(dǎo)教師： 工作單位： 信息工程學(xué)院 題 目: 89先進(jìn)先出（FIFO）緩沖器 一、 設(shè)計(jì)目的根據(jù)設(shè)計(jì)要求，完成對89先進(jìn)先出（FIFO）緩沖器的設(shè)計(jì)。進(jìn)一步加強(qiáng)對Quartus的應(yīng)用和對VHDL語言的使用。二、設(shè)計(jì)內(nèi)容和要求 設(shè)計(jì)一個(gè)89先進(jìn)先出（FIFO）緩沖器，9位字深，8位字寬；當(dāng)讀信號ready有效時(shí)，F(xiàn)IFO的輸出data_out使能；當(dāng)ready無效時(shí)，F(xiàn)IFO的輸出處于高阻態(tài)；當(dāng)寫信號write有效時(shí)，8位寬的寄存器進(jìn)行寫操作，信號rdinc和wrinc被用來作為寄存器讀和寫指針遞增，以指示該位寄存器的讀和寫。信號rdptclr和wrptc

2、lr復(fù)位讀寫指針指向FIFO的第一個(gè)寄存器。data_in是將被載入到一個(gè)寄存器的數(shù)據(jù)。掌握Quartus的操作和使用方法。利用Quartus軟件對所設(shè)計(jì)的電路進(jìn)行仿真分析。 三、初始條件CPLD，按鍵，時(shí)鐘信號，撥碼開關(guān)等。四、時(shí)間安排1、2016年01月11日，課程設(shè)計(jì)任務(wù)布置、選題、查閱資料。2、2016年01月13日，設(shè)計(jì)，軟件編程、仿真和調(diào)試。3、2016年01月16日至2015年01月21日， 設(shè)計(jì)的硬件調(diào)試。4、2016年01月22日，機(jī)房檢查設(shè)計(jì)成果，提交設(shè)計(jì)說明書及答辯。指導(dǎo)教師簽名： 2016年 01 月 22日系主任（或負(fù)責(zé)教師）簽名： 2016年 01 月 22日目錄摘

3、要I緒 論11.設(shè)計(jì)的內(nèi)容及要求11.1設(shè)計(jì)的目的11.2設(shè)計(jì)任務(wù)要求12.FIFO5 2.1 FIFO的使用5 2.2 FIFO的參數(shù)5 2.3 FIFO的分類及設(shè)計(jì)63.先進(jìn)先出緩存器設(shè)計(jì)7 3.1 設(shè)計(jì)思想7 3.2 各部分模塊7 3.2.1 先入先出緩存器7 3.2.2 消抖電路8 3.2.3 分頻電路9 3.2.4 頂層原理圖94.仿真及硬件調(diào)試10 4.1 緩沖器仿真10 4.2 緩存器硬件測試105.心得體會(huì)115.參考文獻(xiàn)12附錄13摘要本文介紹了先進(jìn)先出（FIFO）緩存器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA器件取代傳統(tǒng)的電子設(shè)計(jì)方法。利用FPGA的可編程性，擁有簡潔而又多

4、變的設(shè)計(jì)方法。本設(shè)計(jì)實(shí)現(xiàn)了先進(jìn)先出緩存器的一些基本功能，也把一些新的思路加入到設(shè)計(jì)中。主要包括采用了FPGA芯片，使用Quartus中的VHDL語言進(jìn)行編程。VHDL是一個(gè)標(biāo)準(zhǔn)語言，其具有良好的移植性，值得本設(shè)計(jì)更為靈活，從而更有利于產(chǎn)品升級。關(guān)鍵詞：VHDL；FIFO；緩存器；Quartus； 緒 論當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快，容量大，體積小，質(zhì)量輕，用電省的方向發(fā)展。推動(dòng)該潮流迅速發(fā)展的決定性因素就是使用了現(xiàn)代化的EDA設(shè)計(jì)工具。EDA是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫，是90年代初，從CAD（計(jì)算機(jī)輔助沒計(jì)）、CAM（算機(jī)輔助制造）、C

5、AT(計(jì)算機(jī)輔助測試)和CAE(計(jì)算機(jī)輔助工程)的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作1。設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。高速發(fā)展的CPLD/FPGA器件又為EDA技術(shù)的不斷進(jìn)步奠定可堅(jiān)實(shí)的物質(zhì)基礎(chǔ)。CPLD/FP

6、GA器件更廣泛的應(yīng)用及廠商間的競爭，使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和EDA軟件成為可能。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為3種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。另外，VHDL還有以下優(yōu)點(diǎn)：VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心轉(zhuǎn)移到了系統(tǒng)功能的實(shí)現(xiàn)和調(diào)試上，只需要花較少的精力用于物理實(shí)現(xiàn)；VHDL可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重

7、用；VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。1.設(shè)計(jì)的內(nèi)容及要求1.1設(shè)計(jì)的目的根據(jù)設(shè)計(jì)要求，完成對89先進(jìn)先出（FIFO）緩沖器的設(shè)計(jì)。進(jìn)一步加強(qiáng)對Quartus的應(yīng)用和對VHDL語言的使用。1.2設(shè)計(jì)任務(wù)要求 1設(shè)計(jì)一個(gè)89先進(jìn)先出（FIFO）緩沖器，9位字深，8位字寬；當(dāng)讀信號ready有效時(shí)，F(xiàn)IFO的輸出data_out使能；當(dāng)ready無效時(shí)，F(xiàn)IFO的輸出處于高阻態(tài)；當(dāng)寫信號write有效時(shí)，8位寬的寄存器進(jìn)行寫操作，信號rdinc和wrinc被用來作為寄存器讀和寫指針遞增，以指示該位寄存器的讀和寫。信號rdptclr和wrptclr復(fù)位讀寫指針指向FIFO的第一個(gè)寄

8、存器。data_in是將被載入到一個(gè)寄存器的數(shù)。2. 掌握Quartus的操作和使用方法。3利用Quartus軟件對所設(shè)計(jì)的電路進(jìn)行仿真分析。 2.FIFOFIFO( First In First Out)簡單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采集、高速數(shù)據(jù)處理、高速數(shù)據(jù)傳輸以及多機(jī)處理系統(tǒng)中得到越來越廣泛的應(yīng)用。2.1 FIFO的使用FIFO一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，比如FIFO的一端時(shí)AD數(shù)據(jù)采集，另一端時(shí)計(jì)算機(jī)的PCI總線，假設(shè)

9、其AD采集的速率為16位100K SPS，那么每秒的數(shù)據(jù)量為100K16bit=1.6Mbps,而PCI總線的速度為33MHz，總線寬度32bit,其最大傳輸速率為1056Mbps,在兩個(gè)不同的時(shí)鐘域間就可以采用FIFO來作為數(shù)據(jù)緩沖。另外對于不同寬度的數(shù)據(jù)接口也可以用FIFO，例如單片機(jī)位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機(jī)與DSP連接時(shí)就可以使用FIFO來達(dá)到數(shù)據(jù)匹配的目的。2.2 FIFO的參數(shù)FIFO的寬度：也就是英文資料里?？吹降腡HE WIDTH，它只的是FIFO一次讀寫操作的數(shù)據(jù)位，就像MCU有8位和16位，ARM 32位等等，F(xiàn)IFO的寬度在單片成品IC中是固定

10、的，也有可選擇的，如果用FPGA自己實(shí)現(xiàn)一個(gè)FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。FIFO的深度：THE DEEPTH，它指的是FIFO可以存儲(chǔ)多少個(gè)N位的數(shù)據(jù)（如果寬度為N）。如一個(gè)8位的FIFO，若深度為8，它可以存儲(chǔ)8個(gè)8位的數(shù)據(jù)，深度為12 ，就可以存儲(chǔ)12個(gè)8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小。一般來說根據(jù)電路的具體情況，在兼顧系統(tǒng)性能和FIFO成本的情況下估算一個(gè)大概的寬度和深度就可以了。而對于寫速度慢于讀速度的應(yīng)用，F(xiàn)IFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來確定。在FIFO實(shí)際工作中，其數(shù)據(jù)的滿/空標(biāo)志可以控制數(shù)據(jù)的繼續(xù)寫入或讀出。滿標(biāo)志：FIFO已

11、滿或?qū)⒁獫M時(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號，以阻止FIFO的寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出（overflow）?？諛?biāo)志：FIFO已空或?qū)⒁諘r(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號，以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（underflow）。讀時(shí)鐘：讀操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)讀數(shù)據(jù)。寫時(shí)鐘：寫操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)寫數(shù)據(jù)。讀指針：指向下一個(gè)讀出地址。讀完后自動(dòng)加1。寫指針：指向下一個(gè)要寫入的地址的，寫完自動(dòng)加1。讀寫指針其實(shí)就是讀寫的地址，只不過這個(gè)地址不能任意選擇，而是連續(xù)的。2.3 FIFO的分類及設(shè)計(jì)根均FIFO工作的時(shí)鐘域

12、，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。在時(shí)鐘沿來臨時(shí)同時(shí)發(fā)生讀寫操作。異步FIFO是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。其連接模式如圖2.1FIFO設(shè)計(jì)的難點(diǎn)在于怎樣判斷FIFO的空/滿狀態(tài)。為了保證數(shù)據(jù)正確的寫入或讀出，而不發(fā)生益處或讀空的狀態(tài)出現(xiàn)，必須保證FIFO在滿的情況下，不能進(jìn)行寫操作。在空的狀態(tài)下不能進(jìn)行讀操作。怎樣判斷FIFO的滿/空就成了FIFO設(shè)計(jì)的核心問題。一般是異步FIFO有空/滿標(biāo)志所產(chǎn)生問題，但是在本次設(shè)計(jì)中暫不討論這個(gè)問題。圖2.1 FIFO連接模式3 先進(jìn)先出緩存器設(shè)計(jì)先進(jìn)先出法是指根據(jù)先入庫先發(fā)出的原則，

13、對于輸出的數(shù)據(jù)以先輸入存儲(chǔ)器的數(shù)據(jù)為依據(jù)。3.1 設(shè)計(jì)思想 在緩沖器內(nèi)部定義一個(gè)89的存儲(chǔ)空間用于暫存數(shù)據(jù)。初始狀態(tài)讀寫指針都指向0號數(shù)寄存器（共8個(gè)）。當(dāng)輸入通道打開時(shí)，每來一個(gè)脈沖（由外部按鍵提供），向緩沖期內(nèi)輸入一個(gè)9位的數(shù)，與此同時(shí)內(nèi)部寄存器讀指針加1，準(zhǔn)備接受下一個(gè)需要暫存的數(shù)，下一個(gè)脈沖到來，再存一個(gè)數(shù)，讀指針再加1當(dāng)輸出通道打開時(shí)，每來一個(gè)脈沖輸出一個(gè)9位數(shù)，寫指針加1，準(zhǔn)備輸出下一個(gè)9位數(shù)，同理進(jìn)行下一個(gè)數(shù)的輸出由于輸入/輸出數(shù)據(jù)是按需進(jìn)行的，故設(shè)計(jì)脈沖由按鍵提供，為更好的進(jìn)行控制，加一個(gè)消抖電路使其每按一次內(nèi)部計(jì)數(shù)確定加1。3.2 各部分模塊 本設(shè)計(jì)共由三個(gè)部分組成：先入先出

14、緩存器、消抖模塊、分頻器。3.2.1 先入先出緩存器這是整個(gè)設(shè)計(jì)的核心模塊，其輸入輸出端口設(shè)置如下：ready：控制輸出通道，當(dāng)其為1時(shí)，輸出通道打開，可以進(jìn)行讀操作。writey：控制輸入通道，當(dāng)其為1時(shí)，輸入通道打開，可以進(jìn)行寫操作。rdptclr，wrptclr：緩沖器內(nèi)部讀寫指針，用于規(guī)范內(nèi)部寄存器（編號07）的使用，兩指針初始狀態(tài)都指向0寄存器。當(dāng)寫入第一個(gè)數(shù)據(jù)時(shí)，數(shù)據(jù)存入0寄存器，同時(shí)寫指針加1，指向下一個(gè)寄存器，準(zhǔn)備接受下一個(gè)將被寫入的數(shù)據(jù)。在需要讀出數(shù)據(jù)時(shí)，打開輸出通道，同時(shí)由脈沖控制輸出數(shù)據(jù)，每輸出一個(gè)數(shù)據(jù)，讀指針加1，準(zhǔn)備輸出下一個(gè)數(shù)據(jù)，同時(shí)輸出數(shù)據(jù)以輸入數(shù)據(jù)的個(gè)數(shù)為頂限。

15、clk：脈沖控制輸入，控制數(shù)據(jù)的寫入和讀出。data_in：放置將被輸入的數(shù)據(jù)。data_out：用于輸出數(shù)據(jù)的通道。readit：控制讀取輸入數(shù)據(jù)。編寫的程序見附錄。生成元件后如圖3.1所示： 圖3.1 FIFO元件圖3.2.2 消抖電路本設(shè)計(jì)用外部按鍵產(chǎn)生脈沖來控制輸入輸出數(shù)據(jù)的個(gè)數(shù)，每一個(gè)脈沖對應(yīng)一個(gè)數(shù)據(jù)，同時(shí)對應(yīng)內(nèi)部寄存器的移位。為了保證數(shù)據(jù)輸入順序與數(shù)據(jù)輸出順序完全相同，要保證每按鍵一次只產(chǎn)生一個(gè)脈沖。通常的按鍵在閉合及斷開的瞬間均伴隨有一連串的抖動(dòng)。抖動(dòng)時(shí)間的長短由按鍵的機(jī)械特性決定，一般為5ms10ms。為確保電路對按鍵的一次閉合僅作一次處理，必須去除按鍵抖動(dòng)。軟件消抖的方法為：

16、在檢測出鍵閉合保持后執(zhí)行一個(gè)延時(shí)程序，產(chǎn)生5ms10ms的延時(shí)，讓前延抖動(dòng)消失后再一次檢測鍵的狀態(tài)，如果仍保持閉合狀態(tài)電平，則確認(rèn)真正有鍵按下。當(dāng)檢測到按鍵釋放后，也要給5ms10ms的延時(shí)，待后沿抖動(dòng)消失才能轉(zhuǎn)入該鍵的處理程序。本課題中用2個(gè)D觸發(fā)器和一個(gè)2輸入與門聯(lián)合實(shí)現(xiàn)。用程序分別編寫D觸發(fā)器和2輸入與門，生成元件，供最后頂層原理圖使用。D觸發(fā)器的程序見附錄，消抖模塊的電路如圖3.2所示：圖3.2 消抖模塊原理圖3.2.3 分頻電路為了配合消抖電路，取延時(shí)為5ms，即使得采樣頻率為5ms，由此根據(jù)f=1/T，算得脈沖頻率為200Hz，而實(shí)驗(yàn)箱上提供的是20M的時(shí)鐘頻率，故要對時(shí)鐘進(jìn)行分頻

17、。程序中用內(nèi)部計(jì)數(shù)器計(jì)算到來的脈沖數(shù)，脈沖數(shù)小于50000時(shí)輸出為0，否則輸出為1，同時(shí)計(jì)到100000時(shí)計(jì)數(shù)器清零。同理，將分頻器生成元件，供頂層原理圖使用。生成元件如圖3.3所示：圖3.3 分頻器元件圖3.2.4 頂層原理圖以上所描述模塊的程序編寫均在同一工程下，由程序生成的元件也在該工程下。用前面所介紹的方法，在該工程下再建一原理圖作為頂層，將所需的元件按照要求進(jìn)行連線，加入輸入輸出處端口并改名。保存原理圖，并將原理圖置為頂層文件。本設(shè)計(jì)的整體原理圖如圖3.4所示： 圖3.4 整體原理圖4 仿真及硬件調(diào)試4.1 緩沖器仿真用前面所描述的方法進(jìn)入仿真界面，得到某個(gè)激勵(lì)條件下的仿真圖如圖4.

18、1： 圖4.1 仿真圖4.2 緩存器硬件測試 按照軟件用法中的步驟將程序?qū)雽?shí)驗(yàn)箱上，接通電源，用按鍵來控制它的脈沖輸入，用撥碼開關(guān)來控制它的輸入序列，用發(fā)光二極管作為它的輸出，以觀察燈的的變化來觀察FIFO的輸出。在調(diào)試過程中出現(xiàn)了部分問題，由于輸入的管腳比較多，也用了很多撥碼開關(guān)，在設(shè)置時(shí)，要小心區(qū)分。5 心得體會(huì)通過這次的課設(shè)，我認(rèn)識(shí)到了Quartus軟件的功能非常強(qiáng)大，對于很多關(guān)于數(shù)電方面的元器件都可以用它來實(shí)現(xiàn)，這使得我們在使用的時(shí)候非常方便及多變。我也熟悉了Quartus的工作環(huán)境，可以很熟練的對Quartus進(jìn)行常規(guī)的操作，快速進(jìn)行程序編輯和仿真。本文次課設(shè)利用Quartus設(shè)計(jì)

19、FIFO先進(jìn)先出緩存器，方法簡單、快捷。在本次的課程設(shè)計(jì)中，由于沒有完全讀懂課設(shè)要求，導(dǎo)致設(shè)計(jì)出來的FIFO的功能沒有完全達(dá)到要求，使我對自己的學(xué)習(xí)態(tài)度有了反思。讀課設(shè)要求，寫程序，直到完成硬件調(diào)試都需要認(rèn)真對待，每一步都不能放松，否則都可能導(dǎo)致整個(gè)設(shè)計(jì)失敗。參 考 文 獻(xiàn)1 張亦華,延明,肖冰.數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與EDA工具.北京：北京郵電大學(xué)出版社,20032 陳小毛，胡機(jī)秀新編數(shù)字電路與EDA技術(shù)北京：國防工業(yè)出版社，20083 夏路易.基于EDA的電子技術(shù)課程設(shè)計(jì)北京：電子工業(yè)出版社，20094 宋嘉玉，孫麗霞EDA實(shí)用技術(shù)北京：人民郵電出版社，2006. 5 齊洪喜，陸穎VHDL電

20、路設(shè)計(jì)實(shí)用技術(shù)北京：清華大學(xué)出版社，2004.附 錄FIFIO的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity keshe isport( clk，ready，writey，readit，rdptclr，wrptclr: in std_logic; data_out:out std_logic_vector(8 downto 0); data_in: in std_logic_vector(8 downto 0);end;architecture arh of keshe is

21、component nclk port( clk: in std_logic; clk1: buffer std_logic);end component;component anjian port( clk: in std_logic; d: in std_logic_vector(0 to 4); q: out std_logic_vector(0 to 4);end component;component cpu port( q:std_logic_vector(0 to 4); data_out:out std_logic_vector(8 downto 0); data_in: in

22、 std_logic_vector(8 downto 0);end component;signal q1:std_logic_vector(0 to 4);signal c1:std_logic;begina1:nclk port map(clk=clk,clk1=c1);a2:anjian port map(clk=c1,d(0)=ready,d(1)=writey,d(2)=rdptclr,d(3)=wrptclr,d(4)=readit,q=q1);a3:cpu port map(q=q1,data_out=data_out,data_in=data_in);end; cpu程序：li

23、brary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cpu isport( q:std_logic_vector(0 to 4); data_out:out std_logic_vector(8 downto 0); data_in: in std_logic_vector(8 downto 0) );end;architecture arh of cpu is signal rdinc:integer range 0 to 7; signal wrinc:integer range 0 t

24、o 7; signal data0,data1,data2,data3,data4,data5,data6,data7:std_logic_vector(8 downto 0);beginp1:process(q)beginif q(2)=1 then rdinc data_out data_out data_out data_out data_out data_out data_out data_out=data7;end case;rdinc=rdinc+1;end if;elsif q(0)=0 thendata_out=ZZZZZZZZZ;end if;end process;p2:process(q)beginif q(3)=1 then wrinc data0 data1 data2 data3 data4 data5 d