硬件描述語言實驗報告

1、硬件描述語言實驗報告 Verilog HDL 硬件描述語言 實驗報告 學院：信息科學與工程學院 班級： 學號：姓名： 實驗一簡單組合邏輯電路的設計 一 實驗要求 1. 用verilog HDL語言描寫出簡單的一位數(shù)據(jù)比較器及其測試程序； 2. 用測試程序對比較器進行波形仿真測試；畫出仿真波形； 3. 總結實驗步驟和實驗結果。 二 實驗原理與內(nèi)容 這是一個可綜合的數(shù)據(jù)比較器，很容易看出它的功能是比較數(shù)據(jù)a與數(shù)據(jù)b，如果兩個數(shù)據(jù)相同，則給出結果1，否則給出結果0。在Verilog HDL中，描述組合邏輯時常使用assign結構。注意equal=?1:0,這是一種在組合邏輯實現(xiàn)分支判斷時常使用的格式

2、。 模塊源代碼： /- - module compare; input a,b; output equal; assign equal=?1:0; /a等于b時，equal輸出為1；a不等于b時， /equal輸出為0。 endmodule 測試模塊用于檢測模塊設計得正確與否，它給出模塊的輸入信號，觀察模塊的內(nèi)部信號和輸出信號，如果發(fā)現(xiàn)結果與預期的有所偏差，則要對設計模塊進行修改。 測試模塊源代碼： timescale 1ns/1ns /定義時間單位。 module comparetest; reg a,b; wire equal; initial /initial常用于仿真時信號的給出。 b

3、egin a=0; endmodule 得出測試程序的仿真圖形為： b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; /系統(tǒng)任務，暫停仿真以便觀察仿真波形。 end compare compare1,.a,.b); /調(diào)用模塊。 實驗二 簡單時序邏輯電路的設計 一 實驗要求 1.用verilog HDL語言描寫出簡單的二分之一分頻器及其測試程序； 2.用測試程序對分頻器進行波形仿真測試；畫出仿真波形； 3.總結實驗步驟和實驗結果。 二 實驗原理與內(nèi)容 在Verilog HDL中，相對于組合邏輯電路，時序邏輯電路也有規(guī)定的

4、表述方式。在可綜合的Verilog HDL模型，我們通常使用always塊和 或 的結構來表述時序邏輯。下面是一個1/2分頻器的可綜合模型。 / half_: module half_clk; input clk_in,reset; output clk_out; reg clk_out; always begin if clk_out=0; else clk_out=clk_out; end endmodule 在always塊中，被賦值的信號都必須定義為reg型，這是由時序邏輯電路的特點所決定的。對于reg型數(shù)據(jù)，如果未對它進行賦值，仿真工具會認為它是不定態(tài)。為了能正確地觀察到仿真結果，在

5、可綜合風格的模塊中我們通常定義一個復位信號reset，當reset為低電平時，對電路中的寄存器進行復位。 測試模塊的源代碼： /- clk_ - timescale 1ns/100ps define clk_cycle 50 module clk_Top ; reg clk,reset; wire clk_out; always #clk_cycle clk = clk; initial 得出測試程序的仿真圖形為： begin clk = 0; reset = 1; #100 reset = 0; #100 reset = 1; #10000 $stop; end half_clk half_

6、clk1; endmodule 實驗三 在Verilog HDP 中使用函數(shù) 一 實驗要求 1.掌握函數(shù)在模塊設計中的應用。 2.用測試程序進行波形仿真測試；畫出仿真波形； 3.總結實驗步驟和實驗結果。 二 實驗原理與內(nèi)容 與一般的程序設計語言一樣，Verilog HDP也可以使用函數(shù)以適應對不同變量采取統(tǒng)一運算的操作，Verilog HDP函數(shù)在綜合使被理解成具有獨立運算功能的電路，每調(diào)用一次函數(shù)相當于改變這部分電路的輸入一得到相應的計算結果。 下例是函數(shù)調(diào)用的一個簡單示范，采用同步時鐘觸發(fā)運算的執(zhí)行，每個clk時鐘周期都會執(zhí)行一次運算。并且在測試模塊中，可以通過調(diào)用系統(tǒng)任務的$Displa

7、y顯示每次運算的結果。 模塊源程序： module tryfunct; output31:0 result; input3:0 n; input reset,clk; reg31:0 result; always /clkde 上沿觸發(fā)同步運算。 begin if result result function factorial; 31:0 begin factorial=operand ? 1:0; for factorial=index factorial; end endfunction endmodule 測試模塊的源代碼： timescale 1ns/100ps define clk

8、_cycle 50 module tryfuctTop; reg3:0 n,i; reg reset,clk; wire31:0 result; initial * n=0; reset=1; clk=0; #100 reset=0; #100 reset=1; for begin #200 n=i; end #100 $stop; end always #clk_cycle clk=clk; tryfunct tryfunct,.n,.result,.reset); always $display; endmodule input 3:0 operand; reg3:0 index; beg

9、in 上例中函數(shù)factorial實際上就是階乘運算，必須提醒大家注意的是，在實際的設計中，我們不希望設計中的運算過于復雜，一面在綜合后帶來不可預測的后果。經(jīng)常地情況是，我們把復雜的運算分成幾個步驟，分別在不同的時鐘周期完成。 得出測試程序的仿真圖形： 實驗四 在Verilog HDL中使用任務 一 實驗要求 1.掌握任務在結構化Verilog HDL設計中的應用。 2.用測試程序進行波形仿真測試；畫出仿真波形； 3.總結實驗步驟和實驗結果。 二 實驗原理與內(nèi)容 僅有函數(shù)并不能完全滿足Verilog HDL的運算需求。當我們希望能夠將一些信號進行運算并輸出多個結果時，采用數(shù)據(jù)結構就顯得非常的不

10、方便，而任務結構在這方面的優(yōu)勢就十分的突出。任務本身并不返回計算值，但是它通過類似C語言中的形參與實參的數(shù)據(jù)交換，非?？旖莸膶崿F(xiàn)運算結果的調(diào)用。此外，我們還常常利用任務來幫助我們實現(xiàn)結構化的模塊設計，將批量操作以任務的形式肅立出來，這樣設計的目的通常一眼看過去就很明了。 下面是一個利用task和電平敏感的always塊設計比較后充重組信號的組合邏輯的實例?？梢钥吹?，利用task非常的方便地實現(xiàn)了數(shù)據(jù)之間的交集，如果要用函數(shù)實現(xiàn)相同的功能是非常的復雜的；另外，task也避免了直接用一般語句來描述所引起的不易理解和綜合時產(chǎn)生冗余邏輯的問題。 模塊源代碼： /- module sort4; outp

11、ut3:0 ra,rb,rc,rd; input3:0 a,b,c,d; reg3:0 ra,rb,rc,rd; reg3:0 va,vb,vc,vd; always begin va,vb,vc,vd=a,b,c,d; sort2;/va 與vc互換。 sort2;/vb 與vd互換。 sort2;/va 與vb互換。 sort2;/vc 與vd互換。 sort2;/vb 與vc互換。 ra,rb,rc,rd=va,vb,vc,vd; end task sort2; inout3:0 x,y; reg3:0 tmp; if begin tmp=x; x=y; y=tmp; end endta

12、sk endmodule 值得注意的是task中的變量定義與模塊中的變量定義不盡相同，它們并不受輸入輸出類型的限制，如此例，x與y對于task sort2來說雖然是inout型，但實際上它們對應的測試模塊的是always塊中的變量，都是reg型的變量。 測試模塊源代碼： timescale 1ns/100ps module task_Top; reg3:0 a,b,c,d; wire3:0 ra,rb,rc,rd; initial begin a=0;b=0;c=0;d=0; repeat begin #100 a=$random; b=$random; c=$random;d=$random

13、; end #100 $stop; 得出測試程序的仿真圖形： end sort sort,.b,.c,.d,.ra,.rb,.rc,.rd) ; endmodule 實驗五 7段數(shù)碼顯示譯碼器設計 一 實驗要求 實驗箱。 2.寫出7段數(shù)碼顯示譯碼器程序，并進行編譯、仿真、下載； 3.總結實驗步驟和實驗結果。 二 實驗內(nèi)容 1、說明例中各語句的含義，以及該例的整體功能，在MAX+PLUSII上對以下該例進行編譯、仿真、綜合、適配，給出所有信號的時序仿真波形。 /【例程序】 module led; output6:0out; input3:0in; reg6:0out; always begin

14、case 4d0: out=7b1111110; 4d1: out=7b0110000; 4d2: out=7b1101101; 4d3: out=7b1111001; 4d4: 4d5: 4d6: 4d7: 4d12: out=7b1001110; out=7b0110011; 4d13: out=7b0111101; out=7b1011011; 4d14: out=7b1001111; out=7b1011111; 4d15: out=7b1001111; out=7b1110000; default:out=7bx; endcase endmodule 4d8: out=7b11111

15、11; 4d10: out=7b1110111; 4d11: out=7b0011111; 得出測試程序的仿真圖形： 4d9: out=7b1111011; end 實驗六 八位全加器的設計 一 實驗要求 實驗箱。 2.用原理圖輸入方式設計八位全加器，并進行編譯、仿真、下載； 3.總結實驗步驟和實驗結果。 二 實驗內(nèi)容 完成4位全加器ADDER4B的設計，并將全加器電路設置成一個符號入庫。建立一個更高的原理圖設計層次，可取名為ADDER8B。利用以上的4位全加器構成8位全加器，并完成編譯，仿真，和硬件測試。 硬件邏輯驗證：選擇實驗電路結構圖NO1，和圖確定引腳鎖定。如可取實驗電路結構圖的PIO

16、3PIO0接A3,0,PIO7POI4接A7,4,PIO11PIO8接B3,0PIO15PIO12接B7,4，PIO49接CIN。此加法器的被加數(shù)A和加數(shù)B分別由建2與建1、鍵4與鍵3輸入，加法器的最低進位CIN由鍵8輸入，計算和S將分別通過PIO23PIO20，PIO19PIO16輸出，當有進位時，結果顯示與發(fā)光二極管6和數(shù)碼管5,溢出進位COUT由PIO39輸出，當 有進位時，結果顯示與發(fā)光二極管D8上。 程序： module add4; output 3:0S; output CONT; input3:0A,B; input CIN; assign CONT,S=A+B+CIN; end

17、module module add8; 得出測試程序的仿真圖形： output 7:0S; output CONT; input7:0A,B; input CIN; wire w1; add4 add41; add4 add42; endmodule 當A=0：255,B=0：255，CIN=1時，S=A+B+CIN,CONT=0 A255,B255時，CIN仍為1，S=A+B+CIN,CONT跳變?yōu)? 周期為255 實驗七 100進制計數(shù)器設計 一實驗要求 1. GW48試驗箱； 2. 用層次設計方式設計100進制計數(shù)器，并編譯、仿真、下載； 3. 總結實驗步驟和結果。 二實驗內(nèi)容 在數(shù)字系

18、統(tǒng)中，計數(shù)器不僅能記錄輸入時鐘脈沖的個數(shù)，還可以實現(xiàn)分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列等。常用的計數(shù)器包括加法計數(shù)器、減法計數(shù)器和加減可逆計數(shù)器。 層次化設計方法設計一個可控的100進制計數(shù)器、譯碼電路。 計數(shù)器的時鐘輸入信號為1s。 計數(shù)器的功能是從0到99計數(shù)，輸出顯示采用BCD碼的編碼方式。 有一個復位clr和兩個控制端plus和minus，在這些控制信號的作用下，計數(shù)器具有復位、加減計數(shù)暫停功能。 Clrplus minus 功能 0 xx 復位為0 1 10 遞增計數(shù) 1 01 遞減計數(shù) 1 11 暫停計數(shù) 這里所謂的層次化設計方法是指“TopDown”的設計方法，它能夠把復雜的設計

19、分解 為許多簡單的邏輯來實現(xiàn)。程序包含兩個子模塊，一個是計數(shù)模塊，一個是譯碼模塊，由頂層模塊將兩個子模塊組合。 層次結構電路的描述可以用文本方式，也可用圖形和文本混合設計的方式這里采用文本方式。 module counter100; input clk,clr,plus,minus; output7:0q; reg7:0q; always begin ifq case 2b10:begin if begin q3:0 if q7:4=4d0; else q7:4 else q3:0 end 2b01:begin if begin q3:0 if q7:4=4d9; else q7:4 else

20、 q3:0 end end得出測試程序的仿真圖形： endmodule module BCD; output6:0out; input3:0in; reg6:0out; always begin case 4d0:out=7b1111110; 4d1:out=7b0110000; 4d2:out=7b1101101;4d3:out=7b1111001;4d4:out=7b0110011;4d5:out=7b1011011; 4d6:out=7b1011111;4d7:out=7b1110000; 4d8:out=7b1111111; 4d9:out=7b1111011;default:out=

21、7bx;endcase end endmodule module top; output6:0out1,out2; input clk,clr,plus,minus; wire7:0qout; counter100u1; BCD u2; BCD u3; endmodule 實驗八 交通燈控制器設計 一、實驗要求： 1、GW48實驗箱； 2、設計十字路口交通燈控制器，并進行便以、仿真、下載； 3、總結實驗步驟和實驗結果； 二、實驗內(nèi)容： 設計一個十字路口交通控制系統(tǒng)，其東西、南北兩個方向除了有紅、黃、綠燈指示是否通行外，還設有時鐘，以倒計時方式顯示每一路允許通行的時間。當東西或南北兩路中任一道上出現(xiàn)特殊情況，例如有消防車，警車要去執(zhí)行任務，此時交通控制系統(tǒng)應可以由交警手動控制即進入特殊運行狀態(tài)，即兩條道上的所有車輛