基于VHDL的八路數(shù)字顯示搶答器的設(shè)計

1、基于VHDL語言的八路數(shù)字搶答器系統(tǒng)的設(shè)計XXX指導(dǎo)教師：XXX摘要 本設(shè)計使用VHDL語言設(shè)計一個八路數(shù)字搶答器系統(tǒng)。VHDL是一種全方位的硬件描述語言，幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。本文闡述了EDA的概念和發(fā)展、VHDL語言的優(yōu)點和語法結(jié)構(gòu)并分析講解了八路數(shù)字搶答器的各模塊的功能要求、基本原理以及實現(xiàn)方法。本系統(tǒng)的設(shè)計就是采用VHDL硬件描述語言編程，基于MAX-PLUS II平臺進(jìn)行編譯和仿真來實現(xiàn)的，其采用的模塊化、逐步細(xì)化的設(shè)計方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤，提高系統(tǒng)設(shè)計的效率。本設(shè)

2、計主要的功能是：1.對第一搶答信號的鑒別和鎖存功能；2. 搶答成功聲音報警；3.數(shù)碼顯示搶答成功組別；4. 答題限時功能。關(guān)鍵詞 電子設(shè)計自動化（EDA）;VHDL語言;搶答器The Design of the 8 Digital Vies to Answering SnatchesBased on VHDLHe Liwei(Grade 07,Class 6,Major electronics and information engineering ，Electronics and information engineering Dept.，Shaanxi University of Tech

3、nology，Hanzhong ，Shaanxi)Tutor: Zhang Zhiwei Abstract This design is the 8 digital vies to answering snatches based on VHDL.VHDL is a kind of hardware description language, which is all-rounds, nearly covers the function of each other kind of hardware description language .Both the entire top-down a

4、nd bottom-Up circuit design process could be accomplished by VHDL. This article elaborates the concept and development of EDA, explains the advantages and grammar structure of VHDL, meanwhile, analyses the function request, the basic principle as well as the method of accomplishment of each parts. T

5、his systems design programmers in the VHDL compiled and emulated basing on MAX-PLUS II platform of Altera. Using the modulation, and the gradually detailing design method is of great benefit for the systems division of labor and cooperation, besides, the usage of this method can detect errors, as ea

6、rly as possible, in several of sub modules and system, enhancing the efficiency of the system design. The main features of this design are: 1. accurately identification of the signal of the first answer and latching this signal; 2. snatches the answering successful and voice alarm 3. Digital display

7、 faction 4.the time limited function.Key words: EDA; VHDL; the Answering snatches目 錄1 引言11.1 EDA技術(shù)的設(shè)計優(yōu)勢11.2 論文結(jié)構(gòu)12 系統(tǒng)方案的論證和選擇23 系統(tǒng)的設(shè)計平臺概述33.1 傳統(tǒng)和現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法比較33.2 硬件描述語言(VHDL)概述33.3 硬件平臺Max-plus概述44 數(shù)字搶答器系統(tǒng)的設(shè)計與實現(xiàn)54.1 搶答器系統(tǒng)設(shè)計要求54.2系統(tǒng)總體設(shè)計思想54.3子模塊的設(shè)計思想和實現(xiàn)64.3.1 鑒別模塊的設(shè)計與實現(xiàn)64.3.2 鎖存反饋模塊的設(shè)計與實現(xiàn)84.3.3 編碼模塊

8、的設(shè)計與實現(xiàn)94.3.4 聲音報警模塊的設(shè)計與實現(xiàn)104.3.5 答題倒計時模塊的設(shè)計與實現(xiàn)114.3.6 組別譯碼顯示模塊的設(shè)計與實現(xiàn)145 搶答器的系統(tǒng)實現(xiàn)16結(jié)束語18致 謝19參考文獻(xiàn)20附錄A21附錄B29附錄C311 引言如今社會智力競賽是“快樂學(xué)習(xí)”這一教育模式的典范，它采用在規(guī)定的一段時間內(nèi)搶答和必答等方式，在給人們的生活帶來樂趣的同時，也使參與者和觀眾在愉悅的氛圍中學(xué)到一些科學(xué)知識和生活知識，因此很受大家的喜歡。數(shù)字搶答器在智力競賽中起到很重要的角色，能夠準(zhǔn)確、公正、直觀地判斷出首輪搶答者，并且通過搶答器的數(shù)碼顯示和警示蜂鳴等方式指示出首輪搶答者。1.1 EDA技術(shù)的設(shè)計優(yōu)勢

9、傳統(tǒng)的設(shè)計方法采用自底向上的設(shè)計方法，一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計電路板，最后進(jìn)行實測與調(diào)試，由于無法進(jìn)行硬件系統(tǒng)功能仿真，如果某一過程存在錯誤，查找和修改十分不便，所以這是一種費時、費力的設(shè)計方法,而現(xiàn)代電子設(shè)計技術(shù)(EDA)是自頂向下且先進(jìn)高效的。VHDL是一種全方位的硬件描述語言，幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。本系統(tǒng)的設(shè)計就是采用VHDL硬件描述語言編程，基于MAX-PLUS II平臺進(jìn)行編譯

10、和仿真來實現(xiàn)的，其采用的模塊化、逐步細(xì)化的設(shè)計方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤，提高系統(tǒng)設(shè)計的效率。在電子產(chǎn)品的設(shè)計理念、設(shè)計方式、系統(tǒng)硬件構(gòu)成、設(shè)計的重用性、知識產(chǎn)權(quán)、設(shè)計周期等方面,EDA技術(shù)具有一定的優(yōu)勢。所以本次設(shè)計的搶答器拋棄了傳統(tǒng)的設(shè)計方法，選擇了采用主流的EDA技術(shù)進(jìn)行設(shè)計。1.2 論文結(jié)構(gòu)第一章 引言部分，介紹了該課題的發(fā)展前景、現(xiàn)狀以及EDA技術(shù)的設(shè)計優(yōu)勢等；第二章 方案的論證與選擇；第三章 概述整個系統(tǒng)設(shè)計的軟件平臺；第四章 詳細(xì)介紹用VHDL語言對8路數(shù)字搶答器的各個模塊設(shè)計和實現(xiàn)；第五章 系統(tǒng)總體的仿真。2 系統(tǒng)方案的論證和選擇本課題的實

11、現(xiàn)可以通過不同的方法來進(jìn)行，第一種使用單元集成電路實現(xiàn)，第二種使用硬件描述語言（VHDL語言）實現(xiàn)。第一種方法實現(xiàn)的大體的思路如下圖所示：優(yōu)先編碼電路搶答按鈕鎖存器譯碼電路顯示電路主持人控制開關(guān)定時電路報警電路圖2-1 數(shù)字搶答器框圖第二種方法實現(xiàn)的思路可以用下面的框圖來說明：搶答鑒別復(fù)位控制組別鎖存聲音報警答題倒計時譯碼輸出圖2-2 基于VHDL語言實現(xiàn)數(shù)字搶答器框圖以上兩種實現(xiàn)方法中，第一種方法電路較復(fù)雜不便于制作，可靠性低，實現(xiàn)起來很困難；而第二種方法只需要軟件仿真出來，在一塊EDA實驗箱上就能實現(xiàn)，制作簡單，而且成本低。綜合比較之下，我決定采用第二種方案實現(xiàn)本課題。根據(jù)第二種方案的的框

12、圖所示，整個系統(tǒng)分為以下幾個模塊來分別實現(xiàn)：1搶答判別模塊：它的功能是鑒別八組中是那組搶答成功并且把搶答成功的組別信號輸出給鎖存模塊。2復(fù)位控制模塊：給節(jié)目主持人設(shè)置一個控制開關(guān)，用來控制系統(tǒng)的清零和搶答的開始。3鎖存模塊：該電路的作用是當(dāng)?shù)谝粋€搶答者搶答后，對第一個搶答者的組別進(jìn)行鎖存并顯示在數(shù)碼管上，后面的搶答者信號全都無響應(yīng)，直到主持人按下復(fù)位鍵。4顯示報警模塊：就是把各個模塊的輸入的不同信號經(jīng)過譯碼成BCD碼然后直接在數(shù)碼管上顯示，還可以加上蜂鳴器的聲音，更能給觀眾一個準(zhǔn)確、簡明的數(shù)字。5在以上功能實現(xiàn)后，還可以擴展實現(xiàn)一些其他功能，比如答題倒計時等功能。本課題采用VHDL語言編寫應(yīng)用

13、程序并調(diào)試通過,在MAX+PLUS II軟件中仿真并分析仿真波形。3 系統(tǒng)的設(shè)計平臺概述此次設(shè)計是按照自頂向下的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（VHDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。3.1 傳統(tǒng)和現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法比較傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法：基于電路板的設(shè)計方法采用固定功能的器件（通用型器件），通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能，在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試 ?，F(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法：基于芯片采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能，在系統(tǒng)硬件設(shè)計的

14、早期進(jìn)行仿真。此系統(tǒng)的設(shè)計就是采用的現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法EDA的設(shè)計方法。其與傳統(tǒng)的設(shè)計方法的具體優(yōu)劣比較如下表：表3-1 傳統(tǒng)設(shè)計方法與EDA設(shè)計方法的比較傳統(tǒng)設(shè)計方法EDA設(shè)計方法自底向下自頂向下手動設(shè)計自動設(shè)計軟硬件分離打破軟硬件屏障原理圖設(shè)計方式原理圖、HDL等設(shè)計方式系統(tǒng)功能確定系統(tǒng)功能易改不易仿真易仿真難測試和修改易測試和修改模塊難移植和共享模塊可移植共享設(shè)計周期長設(shè)計周期短由以上對比圖可知，數(shù)字搶答器的設(shè)計采用自頂向下的設(shè)計方法較優(yōu)。而傳統(tǒng)的電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路自底向上（Bottom-Up）地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦地建造金字塔，不僅效

15、率低、成本高而且還容易出錯。3.2 硬件描述語言(VHDL)概述硬件描述語言（HDL-Hardware Description Language）是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，早期的硬件描述語言，如ABEL-HDL、AHDL，是由不同的EDA廠商開發(fā)的，互相不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克服以上缺陷，1985年美國國防部正式推出VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEE STD-1076）。VHDL用軟件編程的方式來描述電子

16、系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，即可以利用軟件工具將VHDL源碼自動地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計，而且VHDL語言可讀性強，易于發(fā)現(xiàn)和修改錯誤。例如在智能搶答器的設(shè)計中，我們可以用簡單的幾個語句完成對整個系統(tǒng)的結(jié)構(gòu)組成以及功能的描述及設(shè)計，同時，設(shè)計采用自頂向下的設(shè)計方法，這種模塊化、逐步細(xì)化的方法有利于系統(tǒng)的分工合作。用VHDL對系統(tǒng)進(jìn)行設(shè)計，可以在電子設(shè)計的各個階段、各個層次對于編輯好的程序，在Altera公司提供的Max-plus II平臺上進(jìn)行編譯、仿真，然后通過時序圖可以看出了此編程是否符合預(yù)想的設(shè)計功能

17、，如果不符合，在硬件測試前就可以及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤，這樣的設(shè)計特點無疑將提高系統(tǒng)設(shè)計的效率。除此之外，用VHDL進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。3.3 硬件平臺Max-plus概述Max-plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max-plus界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。在Max-plus上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境

18、，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。Max-plus開發(fā)系統(tǒng)的特點：1、開放的界面Max-plus支持與Cadence，Exemplar logic，Mentor Graphics，Simplicity，View logic和其它公司所提供的EDA工具接口。2、與結(jié)構(gòu)無關(guān)Max-plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。3、完全集成化Max-plus的設(shè)計輸入、處理與較驗功能全部集成在

19、統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。4、豐富的設(shè)計庫Max-plus提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。5、模塊化工具設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化。6、硬件描述語言（HDL）Max-plus軟件支持各種HDL設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。4 數(shù)字搶答器系統(tǒng)的設(shè)計與實現(xiàn)4.1 搶答器系統(tǒng)設(shè)計要求 一般來說，設(shè)計一臺數(shù)字搶答器，必須能夠準(zhǔn)確判斷出第一

20、位搶答者，并且通過數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者，并設(shè)置一定的回答限制時間，讓搶答者在規(guī)定時間內(nèi)答題，主持人根據(jù)答題結(jié)果控制搶答器的清零復(fù)位，掌握比賽的進(jìn)程。所以我在設(shè)計8路數(shù)字搶答器的模塊需要滿足鑒別、搶答報警、回答倒計時、數(shù)顯等功能，具體設(shè)計要求如下：（1）搶答器可容納八組選手，并為每組選手設(shè)置一個按鈕供搶答者使用；為主持人設(shè)置一個控制按鈕，用來控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開始；（2）電路具有對第一搶答信號的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，若參賽選手按下?lián)尨鸢粹o，則該組別的信號立即被鎖存，并在組別顯示器上顯示該組別，同時揚聲器也給

21、出音響提示，此時，電路具備自鎖功能，使其他搶答按鈕不起作用。（3）搶答器具有限時回答問題的功能，當(dāng)主持人啟動倒計時開始鍵后，要求計時器采用倒計時，同時最后計時器倒計時到00時揚聲器會發(fā)出聲響提示；4.2系統(tǒng)總體設(shè)計思想 本設(shè)計為八路數(shù)字搶答器，所以這種搶答器要求有八路不同組別的搶答輸入信號，并能識別最先搶答的信號，直觀地通過數(shù)顯和蜂鳴等方式顯示出組別；對回答問題所用的時間進(jìn)行計時、顯示、超時報警，同時該系統(tǒng)還應(yīng)有復(fù)位、倒計時啟動功能。搶答過程：主持人按下系統(tǒng)復(fù)位鍵（CLR），系統(tǒng)進(jìn)入搶答狀態(tài)，計時模塊輸出初始信號給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余七路搶答信號

22、封鎖，同時揚聲器發(fā)出聲音提示，組別顯示模塊送出信號給數(shù)碼顯示模塊，從而顯示出該搶答成功組臺號，并一直保持到主持人將系統(tǒng)清零為止。主持人對搶答結(jié)果進(jìn)行確認(rèn)，隨后，計時模塊送出倒計時計數(shù)允許信號，開始回答問題，計時顯示器則從初始值開始以計時。計時至0時，停止計時，揚聲器發(fā)出超時報警信號，以中止未回答完問題。若參賽者在規(guī)定時間內(nèi)回答完問題，主持人可給出倒計時計數(shù)停止信號，以免揚聲器鳴叫。主持人按下復(fù)位鍵，即CLR為低電平有效狀態(tài)，清除前一次的搶答組別，又可開始新的一輪的搶答。此搶答器的設(shè)計中采用自頂向下的設(shè)計思路，運用VHDL硬件描述語言對各個模塊進(jìn)行層次化、系統(tǒng)化的描述，并且先設(shè)計一個頂層文件，再

23、把各個模塊連接起來系統(tǒng)的總體框圖如下：搶答鑒別復(fù)位控制組別鎖存聲音報警答題倒計時譯碼輸出圖4-2-1系統(tǒng)的總體框圖4.3子模塊的設(shè)計思想和實現(xiàn)根據(jù)對搶答器的功能要求，把要設(shè)計的系統(tǒng)劃分為六個功能模塊：搶答信號鑒別模塊、鎖存模塊、編碼模塊、計時模塊、譯碼顯示模塊和揚聲器控制電路，具體的說，顯示模塊又包含最先搶答的組別顯示電路、計時值顯示電路。4.3.1 鑒別模塊的設(shè)計與實現(xiàn)搶答鑒別模塊用來準(zhǔn)確直觀地判斷S1、S2、S3、S4、S5、S6、S7、S8八組搶答者誰最先按下按鈕,并為顯示端送出信號，通過數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個系統(tǒng)的核心部分。同時組別顯示端為下一模塊

24、輸入信號，以方便主持人為該組搶答成功者進(jìn)行下一步的操作。搶答鑒別模塊的元件圖如下圖所：圖4-3-1 鑒別模塊元件框圖引腳作用：輸入信號：各組的搶答按鈕S1、S2、S3、S4、S5、S6、S7、S8，系統(tǒng)清零信號CLR，反饋使能端OE。輸出信號： 各組的搶答按鈕顯示端q1,q2,q3,q4,q5,q6,q7,q8。工作原理：第一個按下鍵的小組，搶答信號判定模塊QDJB通過緩沖輸出信號的反饋將本參賽組搶先按下按鍵的信號鎖存，并且以異步清零的方式將其他參賽組的按鍵信號屏蔽，顯示組別直到主持人對系統(tǒng)進(jìn)行清零操作時為止。當(dāng)CLR=1時系統(tǒng)復(fù)位，搶答被屏蔽；當(dāng)CLR=0時，即低電平有效，且OE為低電平時，

25、使其進(jìn)入搶答鑒別狀態(tài)，到CLK的上升沿到來時，以S1組搶答成功為例，當(dāng)輸入信號為S1=1，S2=0，S3=0，S4=0，S5=0，S6=0，S7=0，S8=0，即為鑒別出S1組搶答成功，同時屏蔽其他組的輸入信號，以免發(fā)生錯誤。同理其他組別搶答成功也是這樣的鑒別過程。部分源程序如下所示：IF (CLR =1) THENQ1=0; Q2=0; Q3=0; Q4=0; Q5=0; Q6=0; Q7=0; Q8=0; 當(dāng)清零端有效時，所有的輸出賦值為0ELSIF (OE=0) THENQ1=S1; Q2=S2; Q3=S3; Q4=S4; Q5=S5; Q6=S6; Q7=S7; Q8=S8; 當(dāng)清零

26、無效，且OE為0時，將輸入賦給輸出原理框圖如下：輸出全為零選手搶答輸出搶答組別輸入等于輸出搶答成功CLR=1CLR=0OE=0圖4-3-2 搶答鑒別模塊原理圖該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：圖4-3-3 鑒別模塊仿真圖4.3.2 鎖存反饋模塊的設(shè)計與實現(xiàn)當(dāng)搶答鑒別模塊成功將各個搶答組的搶答信號輸出后后，必須由鎖存電路來將搶答信號中最先搶答的組別鎖定，禁止其他組的信號顯示出來，這個模塊是整個電路中最重要的地方，這個模塊直接影響主持人對比賽公平進(jìn)行的判斷。鎖存模塊的元件圖如下圖所示：圖4-3-4 鎖存模塊元件圖引腳作用：輸入信號：D1、D2、D3、D4、D5、D6、D7、D

27、8是各組的搶答信號。輸出信號：Q是鎖存反饋信號。工作原理：當(dāng)D1、D2、D3、D4、D5、D6、D7、D8各組的搶答信號進(jìn)入鎖存模塊時，在鎖存模塊中，對輸入的各個信號的信息進(jìn)行或的關(guān)系運算，將計算結(jié)果輸給Q，通過Q向外輸出。最后將Q值反饋給QDJB模塊，對本次的搶答進(jìn)行鎖存，并將鎖存結(jié)果輸出給下一級電路。部分源程序如下所示：If d1=1 or d2=1 or d3=1 or d4=1 or d5=1 or d6=1 or d7=1 or d8=1then q=1; 當(dāng)任何一個輸入為1時, 將1賦給qElse qMMMMMMMMM=1111; 當(dāng)輸入信號不是以上幾種形式的時候，將信號編碼成11

28、11，并賦給M。END CASE;EN = TEMP(7) OR TEMP(6) OR TEMP(5) OR TEMP(4) OR TEMP(3) OR TEMP(2) OR TEMP(1) OR TEMP(0) OR CLR; 在同一時刻，將八個輸入信號與CLR信號進(jìn)行或的關(guān)系，然后將值賦予EN該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：圖4-3-7 編碼模塊仿真圖4.3.4 聲音報警模塊的設(shè)計與實現(xiàn)當(dāng)某組的選手搶答成功之后，為了讓主持人第一時間反應(yīng)到搶答的成功，系統(tǒng)需要設(shè)置一個聲響報警裝置，來提示主持人對其他選手的搶答信號進(jìn)行屏蔽。該模塊在系統(tǒng)中是十分必要的，聲音響起，可以節(jié)約

29、不少時間，為比賽的順利進(jìn)行爭取時間。聲音報警模塊的元件圖如下圖所示：圖4-3-8 發(fā)聲模塊的元件圖引腳作用：輸入信號：時鐘信號CLK，復(fù)位端CLR，聲音響起的使能端EN 。輸出信號：聲音響起的輸出端SOUND。工作原理:當(dāng)時鐘脈沖的上升沿到來，并且高電平有效時，EN端為高電平，CLR端的信號是低電平時，SOUND端輸出高電平，即聲音響起；當(dāng)CLR為高電平時屏蔽一切EN端的信號，SOUND端輸出低電平，聲音不響起。原理框圖如下圖：使能端信號SOUND=0聲音不響起SOUND=1聲音響起CLR=1CLR=0EN=1圖4-3-9 發(fā)聲模塊的原理框圖部分源程序如下所示：IF (CLKEVENT AND

30、 CLK=1) THEN IF (CLR=0 AND EN=1) THEN 當(dāng)清零有效且使能端EN為高電平時 SOUND=1; 聲音響起 ELSE SOUND=0; 聲音不響起 END IF;END IF;該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：圖4-3-10 聲音報警模塊仿真圖4.3.5 答題倒計時模塊的設(shè)計與實現(xiàn)當(dāng)某組搶答成功后，需要由搶答成功的組的組員來回答問題，而這期間必須有時間限制，讓比賽盡快地順利的進(jìn)行，而回答問題的開始和結(jié)束都必須由主持人來掌握，該模塊的元件圖如下圖所示：圖 4-3-11 倒計時器模塊元件圖引腳作用：輸入信號：時鐘信號CLK，復(fù)位端CLR，倒計時使

31、能端EN 。輸出信號：倒計時高位顯示端H3.0，倒計時低位顯示端L3.0,倒計時結(jié)束聲音報警端SOUND1。工作原理：如果一組搶答成功，主持人給出判斷并給出使能信號使倒計時開始計時如果計時到30秒的時候聲音就會響起給主持人提供信息說明搶答隊員已經(jīng)超過了規(guī)定的時間，主持人會根據(jù)自己的主觀意愿宣部此次搶答有效或無效?？偟膩碚f倒計時起到提醒參賽者時間的結(jié)束，并起到給主持人提示的作用。倒計時的設(shè)計思想:倒計時需要用兩個數(shù)碼管顯示，其中一個數(shù)碼管顯示十位（H）另一個顯示個位（L），它們都用二進(jìn)制表示，當(dāng)參賽者搶答成功時，主持人給出是否有效，如果有效就把使能信號EN賦低電平，倒計時開始工作，當(dāng)時鐘脈沖（C

32、LK）有效的時候倒計時就開始計時，當(dāng)個位變成零的時候程序就會使十位減1并且個位變成9，如果個位沒有變成零的時候個位在時鐘脈沖上升沿的時候自動減1，十位保持不變。當(dāng)?shù)褂嫊r結(jié)束時，會有聲音響起，提醒回答者和主持人回答超時，主持人對倒計時進(jìn)行復(fù)位，回答結(jié)束。原理框圖如下圖：選手搶答CLR=1OE=0開始倒計時倒計時到00聲音響起OE賦給1倒計時置數(shù)30關(guān)閉聲音CLR=0倒計時不啟動圖4-3-12 倒計時模塊原理框圖部分源程序如下所示：IF CLR=0 THEN 當(dāng)清零有效的時候HH: =0011; 清零時賦初始LL: =0000;ELSEIF CLKEVENT AND CLK=1THEN IF EN

33、=0THEN 使能有效的時候IF LL=0 AND HH=0 THEN 當(dāng)?shù)褂嫊r為00的時候聲音響起SOUND=1; ELSIF LL=0 THEN 當(dāng)個位為0時十位減1個位變成LL: =1001;HH: =HH-1; ELSE LL: =LL-1; 如果個位不為0時十位不變個位減1END IF; ELSE SOUND BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD =; 如果輸入信號不是上面幾種情況則數(shù)碼管不顯示。該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：圖4-3-15 譯碼顯示模塊仿真圖5 搶答器的系統(tǒng)實現(xiàn)單獨模塊只有彼此聯(lián)系起來構(gòu)成一

34、個完整的系統(tǒng)，才能實現(xiàn)其功能，這個過程有兩種實現(xiàn)方法：元件例化。也是用編程的方式將它們各個程序、信號、輸入輸出之間的關(guān)系用VHDL語言來敘述清楚，還關(guān)系到程序的調(diào)用問題，需要設(shè)計者思路清晰，設(shè)計合理；元器件圖示連線。這種連線方法思路清晰可見，而且用的時候很簡單方便，出現(xiàn)錯誤也很好檢查。在設(shè)計中選擇的是這種方法。通過總的頂層元件圖可以很清晰的看到模塊連接的原理。下圖就是各個元件連接在一起的的總的系統(tǒng)圖。圖5-1 頂層元件圖系統(tǒng)總體仿真圖如下圖：圖5-2 系統(tǒng)總體仿真圖表5-1輸入/輸出引腳的作用： 端 口 名功 能S1、S2、S3、S4、S5、S6、S7、S8搶答輸入信號CLK系統(tǒng)時鐘信號CLR

35、系統(tǒng)清理信號EN倒計時時能信號H3.0倒計時高位輸出信號L3.0倒計時低位輸出信號BCD7.0組別顯示輸出信號SOUND、SOUND1聲音報警輸出信號注：本設(shè)計中，搶答器組別信號S1、S2、S3、S4、S5、S6、S7、S8為高電平時，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號CLR為高電平時有效，預(yù)置及倒計時控制信號EN，為低電平有效。當(dāng)CLR有效時，搶答信號判別電路清零，為判別優(yōu)先搶答信號做出準(zhǔn)備。當(dāng)?shù)褂嫊r使能端EN為高電平時，預(yù)置時間設(shè)置信號EN=1時，通過倒計時預(yù)置數(shù)功能進(jìn)行預(yù)置數(shù)。當(dāng)?shù)褂嫊r使能端EN為低電平，有系統(tǒng)時鐘信號CLK時，進(jìn)行30秒倒計時。輸入時鐘CLK一方面作為揚聲器控制電路的

36、輸入信號，另一方面為倒計時電路提供信號。結(jié)束語本文主要介紹了利用VHDL語言設(shè)計智能搶答器的詳細(xì)流程，并橫向介紹了一些關(guān)于此設(shè)計的背景知識，比如EDA的應(yīng)用、Max-plus II設(shè)計流程等等。在設(shè)計的過程中,文章通過對比傳統(tǒng)的自底向上的設(shè)計方法和和現(xiàn)代EDA的自頂向下的設(shè)計方法，突出了EDA設(shè)計方法的優(yōu)越性。在這次設(shè)計中，我們也遇到了一些問題，比如設(shè)置輸入信號不合適時，時序圖也會出現(xiàn)一些毛刺現(xiàn)象。同時，我也發(fā)現(xiàn)了自己的許多不足。首先，最初開發(fā)時，對系統(tǒng)沒有一個完整的思路，考慮不是很全面，所以系統(tǒng)功能設(shè)計時，碰到不少困難，也耽擱了不少時間。其次，我發(fā)現(xiàn)自己對于書本上的很多知識還不夠熟悉，對開發(fā)

37、工具的掌握還不算很全面，有很多我們需要掌握的知識還沒掌握，所以在設(shè)計編程、編譯以及仿真過程中走了不少彎路。再次，在論文的整理過程中，我對word文檔的操作技能不是很嫻熟，所以在以后的學(xué)習(xí)生活中，我會努力并盡量彌補我所缺少的一些相關(guān)知識，不斷提高自己的操作能力。致 謝本論文的工作是在我的指導(dǎo)老師張志偉老師的悉心指導(dǎo)下完成的。在整個畢業(yè)設(shè)計過程中，張老師不斷引導(dǎo)我們，幫助我們梳理論文思路，耐心地給我解釋一些細(xì)節(jié)上的、我不理解的問題，并提出一些新的問題，使得我對畢業(yè)設(shè)計課題能夠有更深入的思考，幫助我順利完成畢業(yè)設(shè)計和論文。在此謹(jǐn)向張老師致以誠摯的謝意和崇高的敬意。在此，我還要感謝對我提供幫助的同學(xué)，

38、這段時間我們之間的相互協(xié)作，不僅促進(jìn)了畢設(shè)的順利完成，同時也增進(jìn)我們之間的友誼 。最后，感謝所有支持過我、幫助過我的老師、朋友和同學(xué)們，祝愿大家都會有一個美好而又光明的未來。參考文獻(xiàn)1 潘 松，黃繼業(yè). EDA技術(shù)實用教程（第二版）M. 北京: 科學(xué)出版社, 20072 楊 剛，周 群. 多路數(shù)顯搶答器J. 電氣自動化, 2001;( 3 ) :69-703 張昌凡，龍永紅. 可編程邏輯器件及VHDL設(shè)計技術(shù)M. 廣州:華南理工大學(xué)出版社, 20014 趙立民. 可編程邏輯器與數(shù)字系統(tǒng)設(shè)計M.北京：機械工業(yè)出版社，20035 張秀娟，陳新華. EDA 設(shè)計與仿真實踐M. 北京: 機械工業(yè)出版社

39、, 20026 付青青，吳愛平. 基于FPGA的多路搶答器設(shè)計J.現(xiàn)代機械，2008；（6）；37-387 楊俊秀，趙文來，鮑 佳. 基于FPGA的多路搶答器設(shè)計與實現(xiàn)J.杭州：浙江理工大學(xué)學(xué)報，2010；27（2）；249-2538 杜新虎， 韓芝俠. 基于FPGA的智力競賽搶答器實驗設(shè)計與實現(xiàn)J.實驗室研究與探索，2008；27（3）；36-399 八路搶答器EDA課程設(shè)計VHDL課設(shè)報告.百度文庫，2010附錄A外文翻譯1 EDAEDA in the communications industry (telecommunications) in another explanation i

40、s that enterprise data architecture, EDA gives an enterprises overall view of the data structure, and in accordance with the characteristics of the telecommunications company to carry out the framework and the division level.Electronic design automation EDA (Electronic Design Automation) stands, in

41、the mid-60s from the 20th century, computer-aided design (CAD), computer aided manufacturing (CAM), computer-aided test (CAT) and computer-aided engineering (CAE) in the conceptual development come.90 years of the 20th century, the international electronics and computer technology more advanced coun

42、tries, has been actively exploring new methods of electronic circuit design, and design methods, tools and other aspects of a thorough reform, and achieved great success. In electronics design, programmable logic devices (such as CPLD, FPGA) applications, has been widely popular, these devices are d

43、esigned for the digital system brings great flexibility. These devices can be programmed by software and hardware structure and its approach to reconstruction work, which makes the hardware design, can be as convenient as software design. All this has greatly changed the traditional method of digita

44、l system design, design process and design concepts, to promote the rapid development of EDA technology.EDA technology is a computer as a tool for designers in the EDA software platform, with hardware description language HDL design documents, and then be done automatically by the computer logic com

45、pilation, simplification, segmentation, synthesis, optimization, layout, layout and simulation, adapter chip for the specific target compilation, mapping and programming logic to download and so on. EDA technologies, circuit design greatly improved the efficiency and operability, reduced the labor i

46、ntensity.Now the concept or the category of EDA is widely used. Including machinery, electronics, communications, aerospace, chemical, mineral, biological, medical, military and other fields, have EDA applications. EDA technology has been present in large companies, enterprises and scientific resear

47、ch and teaching departments widely used. For example, in aircraft manufacturing process, from design, performance testing and characterization of up to flight simulation, may involve EDA technology.Electronic design automation (EDA) technology as the fast development of high-performance, high-qualit

48、y, high reliability electronic systems, an important platform and technical support, in fact, methodologies and EDA technology has been fully integrated into todays electronic product design and shape into, EDA technology has also started to engage in, including archiving, production, manufacture, t

49、esting links.Applications and the design objects based on different, EDA technology can also be broken down into system level design, chip design, board design and system design technology, and other machine process and methodology, as the industry pioneer and market leader in technology, Mentor Gra

50、phics Corporations technologies and products cover a wide range of EDA field.IC design technology typically includes analog and custom IC design, mixed-signal SOC design, and ASIC design. Custom IC design is usually custom layout design, SPICE simulation, physical verification, parameter extraction and circuit simulation for the following important technical features;