專用集成電路設計

1、專用集成電路課程設計 簡易電子琴 通信工程學院 班 侯 珂 目 錄 1 引 言.1 1.1 設計的目的.1 1.2 設計的基本內(nèi)容.1 2 EDA、VHDL 簡介.1 2.1 EDA 技術.1 2.2 硬件描述語言VHDL.2 2.2.1 VHDL 的簡介.2 2.2.2 VHDL 語言的特點.2 2.2.3 VHDL 的設計流程.3 3 簡易電子琴設計過程.3 3.1 簡易電子琴的工作原理.3 3.2 簡易電子琴的工作流程圖.5 3.3 簡易電子琴中各模塊的設計 .6 3.3.1 樂曲自動演奏模塊.6 3.3.2 音調(diào)發(fā)生模塊.7 3.3.3 數(shù)控分頻模塊.8 3.3.4 頂層設計.9 4

2、系統(tǒng)仿真.10 5 結(jié)束語 .12 收獲和體會.13 參考文獻.14 附錄.15 1 引 言 我們生活在一個信息時代，各種電子產(chǎn)品層出不窮，作為一個計算機專業(yè)的學生， 了解這些電子產(chǎn)品的基本組成和設計原理是十分必要的，我們學習的是計算機組成的 理論知識，而課程設計正是對我們學習的理論的實踐與鞏固。本設計主要介紹的是一 個用超高速硬件描述語言VHDL設計的一個具有若干功能的簡易電子琴，其理論基礎來 源于計算機組成原理的時鐘分頻器。 摘 要 本系統(tǒng)是采用 EDA 技術設計的一個簡易的八音符電子琴，該系統(tǒng)基于計算 機中時鐘分頻器的原理，采用自頂向下的設計方法來實現(xiàn)，它可以通過按鍵輸入來控 制音響。系

3、統(tǒng)由樂曲自動演奏模塊、音調(diào)發(fā)生模塊和數(shù)控分頻模塊三個部分組成。系 統(tǒng)實現(xiàn)是用硬件描述語言 VHDL 按模塊化方式進行設計，然后進行編程、時序仿真、 整合。本系統(tǒng)功能比較齊全，有一定的使用價值。 關鍵字 電子琴、EDA、VHDL、音調(diào)發(fā)生 1.1 設計的目的 本次設計的目的就是在掌握計算機組成原理理論的基礎上，了解 EDA 技術，掌握 VHDL 硬件描述語言的設計方法和思想，通過學習的 VHDL 語言結(jié)合電子電路的設計 知識理論聯(lián)系實際，掌握所學的課程知識，例如本課程設計就是基于所學的計算機原 理中的時鐘分頻器和定時器的基礎之上的，通過本課程設計，達到鞏固和綜合運用計 算機原理中的知識，理論聯(lián)系

4、實際，鞏固所學理論知識，并且提高自己通過所學理論 分析、解決計算機實際問題的能力。 1.2 設計的基本內(nèi)容 基于 MAX+PLUS 平臺，運用 VHDL 語言對簡易電子琴的各個模塊進行設計，并 使用 EDA 工具對各模塊進行仿真驗證。本設計包含如下三個模塊：樂曲自動演奏模塊， 音調(diào)發(fā)生模塊，數(shù)控分頻模塊，最后把各個模塊整合后，通過電路的輸入輸出對應關 系連接起來。 2 EDA、VHDL 簡介 2.1 EDA 技術 EDA 技術是在電子 CAD 技術基礎上發(fā)展起來的計算機軟件系統(tǒng)，有狹義與廣義之 分，本設計討論的是狹義的 EDA 技術。它是指以大規(guī)?？删幊踢壿嬈骷樵O計載體， 以硬件描述語言為系

5、統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷?的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成軟件方式設 計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯 布局布線、邏輯仿真，直到對于特定目標芯片的適配編譯、邏輯映射、邏輯下載等工 作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術。利用 EDA 工具，電子設計 師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并 可以將電子產(chǎn)品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計 算機上自動處理完成?，F(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、

6、電子、通信、 航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有 EDA 的應用。目前 EDA 技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中， 從設計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術。本文所指的 EDA 技術，主要針對電子電路設計、PCB 設計和 IC 設計。 2.2 硬件描述語言VHDL 2.2.1 VHDL 的簡介 VHDL 是一種用來描述數(shù)字邏輯系統(tǒng)的“編程語言”它的全名是 Very-High-Speed Integrated Circuit HardwareDescription Language，誕生于 1982 年。198

7、7 年底， VHDL 被 IEEE（The Institute of Electrical and Electronics Engineers）和美國國防 部確認為標準硬件描述語言。它源于美國政府于 1980 年開始啟動的超高速集成電路 計劃,VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬 件特征的語句外，VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高 級語言。VHDL 的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件、 一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,即端口）和內(nèi)部（或稱不可視部 分，既設計實體的內(nèi)部功能和算法完成部分）

8、兩部分。在對一個設計實體定義了外部 界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計 實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設計的基本點。應用 VHDL 進行工程設計的優(yōu) 點是多方面的。VHDL 的應用必將成為當前以及未來 EDA 解決方案的核心，更是整個 電子邏輯系統(tǒng)設計的核心。 2.2.2 VHDL 語言的特點 （1）VHDL 具有更強的行為描述能力，從而決定了他成為電子工程領域事實上通 用的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述 和設計大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL 語句的行為描述能力和程序結(jié)構(gòu)，決定了他具有支持大規(guī)

9、模設計的分 解和已有設計的再利用功能。高效、高速完成符合市場需求的必須有多人甚至多個代 發(fā)組共同并行工作才能實現(xiàn)的大規(guī)模系統(tǒng)設計。VHDL 中設計實體的概念、程序包的 概念、設計庫的概念為設計的分解和并行工作提供了有利的支持。 （3）VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期，就能查驗 設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬，使設計者對整個工程的結(jié)構(gòu)和 功能可行性做出判斷。 （4）用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化， 并自動的把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表（根據(jù)不同的實現(xiàn)芯片）。 （5）VHDL 對設計的描述具有相對獨立

10、性。設計者可以不懂硬件的結(jié)構(gòu)，也不必 管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。正因為 VHDL 的硬件描述 與具體的工藝技術和硬件結(jié)構(gòu)無關，所以 VHDL 設計程序的硬件實現(xiàn)目標器件有廣闊 的懸著范圍。 （6）VHDL 具有類屬描述語句和子程序調(diào)用等程序，對于完成的設計，在不改變 源程序的條件下，只需要改變類屬參數(shù)量或者函數(shù)，就能輕易地改變設計的規(guī)模和結(jié) 構(gòu)。 2.2.3 VHDL 的設計流程 用 VHDL 語言設計電路的流程： 在用 VHDL 語言來設計電路時,主要的過程是這樣的： （1）創(chuàng)建 VHDL 設計工程及使用文本編輯器輸入設計源文件。 （2）使用編譯工具編譯源文件。VH

11、DL 的編譯器有很多，ACTIVE 公司， MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST 公司等都有自己 的編譯器。 （3）目標器件的選擇和源程序的編譯及綜合。 （4）編輯測試文件及器件引腳的鎖定和適配。 （5）系統(tǒng)的功能仿真。對進入功能仿真，給測試向量賦值，再設置波形的觀察格 式。作為一個獨立的設計項目而言，仿真文件的提供足可以證明你設計的完整性。 （6）連接硬件測試系統(tǒng)，進行下載操作，再通過硬件系統(tǒng)進行測試。 （7）綜合。綜合的目的是在于將設計的源文件由語言轉(zhuǎn)換為實際的電路。這一部 分的最終目的是生成門電路級的網(wǎng)表（Netlist） 。 （8

12、）布局、布線。這一步的目的是生成用于燒寫的編程文件。在這一步，將用到 第（7）步生成的網(wǎng)表并根據(jù) CPLD/FPG 廠商的器件容量，結(jié)構(gòu)等進行布局、布線。 這就好像在設計 PCB 時的布局布線一樣。先將各個設計中的門根據(jù)網(wǎng)表的內(nèi)容和器件 的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸 入輸出連接起來。 （9）后仿真。這一步主要是為了確定你的設計在經(jīng)過布局布線之后，是不是還滿 足 你的設計要求。 3 簡易電子琴設計過程 3.1 簡易電子琴的工作原理 音樂產(chǎn)生原理及硬件設計由于一首音樂是許多不同的音階組成的，而每個音階對應著 不同的頻率，這樣我們就可以利用不同的頻率的組

13、合，即可構(gòu)成我們所想要的音樂了， 3.2 簡易電子琴的工作流程圖 開始 按鍵按下是否成功 TO 初始化并開中斷允放 TO 中斷 識別按鍵功能 根據(jù)按鍵功能，裝入音符 T 到 TO 中 啟動 TO 工作 按鍵釋放是否成功？ 停止 TO 工作 TO 中斷入 口 重裝 THO，TLO 初值 P1.0 取反 中斷返回 圖 3.2 簡易電子琴的工作流程圖 3.3 簡易電子琴中各模塊的設計 為了更清楚的了解電子琴的工作過程，我們利用 EDA 工具（本課程設計 Max+plus）對各個模塊實施時序仿真（Timing Simulation）,由自頂向下的設計方式， 最后將三個模塊進行整合，做出簡易電子琴整個系

14、統(tǒng)的時序仿真圖。 3.3.1 樂曲自動演奏模塊 樂曲自動演奏模塊的作用是產(chǎn)生 8 位發(fā)聲控制輸入信號。當進行自動演奏時，由存 儲在此模塊中的 8 位二進制作為發(fā)聲控制輸入，從而自動演奏樂曲。這段模塊的原理 圖如圖 3.3 所示： CLK AUTO INDEX07.0 INDEX27.0 3.3 樂曲自動演奏模塊原理圖 樂曲自動演奏模塊可以由 VHDL 語言來實現(xiàn)，下面是一段主要代碼： BEGIN IF AUTO=0THEN CASE COUNT IS WHEN 0=INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0=; -2 END CASE; ELSE IN

15、DEX0TONE0=773;CODE=;HIGHTONE0=912;CODE=;HIGHTONE0=1036;CODE=;HIGHTONE0=1116;CODE=;HIGHTONE0=1197;CODE=;HIGHTONE0=1290;CODE=;HIGHTONE0=1372;CODE=;HIGHTONE0=1410;CODE=;HIGHTONE=2047;CODE=;HIGH=0; END CASE; END PROCESS; 3.3.3 數(shù)控分頻模塊 在對計算機組成原理的學習中，我們知道數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù) 時，對輸入時鐘產(chǎn)生不同的分頻比，輸出不同頻率的時鐘，以改變輸出信

16、號的頻率。 本設計中數(shù)控分頻模塊是利用并行預置數(shù)的減法計數(shù)器對時基脈沖進行分頻，得到與 1、2、3、4、5、6、7 七個音符相對應的頻率。 數(shù)控分頻模塊原理圖如圖 3.7 所示： CLK1 SPKS TONE110.0 圖 3.7 數(shù)控分頻模塊原理圖 其主要 VHDL 代碼如下所示： BEGIN PROCESS(CLK1) VARIABLE COUNT:INTEGER RANGE 0 TO 8; BEGIN IF(CLKEVENT AND CLK1=1)THEN COUTNT:=COUNT +1; IF COUNT=2 THEN PRECLK=1; ELSE COUNT=4 THEN PREC

17、LK=0;COUTN:=0; END IF; END IF; END PROCESS; PROCESS(PRECLK,TONE1) VARIABLE COUNT11:INTEGER RANGE 0 TO 2047; BEGIN IF(PRECLKEVENT AND PRECLK=1)THEN IF COUNT11TONE1 THEN COUNT11:=COUNT11 +1;FULLSPKS=1; ELSE COUNT11:=0;FULLSPKS=0; END IF; END IF; END PROCESS; 3.3.4 頂層設計 把以上設計的各個模塊進行整合，最后我們得到了系統(tǒng)的整個工作原理圖

18、，如圖 3.10： 310 簡易電子琴的工作原理圖 完成整個系統(tǒng)頂層設計的主要 VHDL 代碼如下： ARCHITECTURE ART OF DIANZIQIN IS COMPONENT AUTO PORT(CLK: IN STD_LOGIC; AUTO: IN STD_LOGIC; INDEX2:IN STD_LOGIC_VECTOR(7 DOWNTO 0); INDEX0:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT; COMPONENT TONE PORT ( INDEX: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

19、 CODE: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); HIGH: OUT STD_LOGIC; TONE0:OUT INTEGER RANGE 0 TO 2047); END COMPONENT; COMPONENT FENPIN PORT(CLK1: IN STD_LOGIC; TONE1: IN INTEGER RANGE 0 TO 2047; SPKS: OUT STD_LOGIC); END COMPONET; 4 系統(tǒng)仿真 樂曲自動演奏模塊由 VHDL 語言實現(xiàn)后，其仿真圖如圖 3.4 所示。 圖 3.4 樂曲自動演奏模塊的仿真 音調(diào)發(fā)生模塊由 VHDL

20、實現(xiàn)后，其仿真圖如圖 3.6 所示。 圖 3.6 音調(diào)發(fā)生模塊仿真圖 數(shù)控分頻模塊由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 3.8 所示。 圖 3.8 數(shù)控分頻模塊仿真圖 最后進一步利用 VHDL 完成對整個系統(tǒng)的頂層設計，其仿真圖如 3.9 所示： 圖 3.9 簡易電子琴整個系統(tǒng)的仿真圖 5 結(jié)束語 通過兩個多周的緊張工作，終于完成了簡易電子琴的設計，這個課程設計使我受 益匪淺，他使我了解了硬件設計的整個流程，并且加深了我對這門的課內(nèi)容的理解， 通過這個課程設計，不僅使我了解了這門課的脊髓，而且使我對 VHDL 語言從陌生到 初步理解，擴充的我的知識面。 這個課程設計也培養(yǎng)了我們的耐心和毅力，

21、一個小小的錯誤就會導致結(jié)果的不正 確，而對錯誤的檢查要求我要有足夠的耐心，由于這個課程設計也使我積累了一些經(jīng) 驗，相信這些經(jīng)驗在我以后的學習工作中會有很大的作用。此課程設計也使我了解了 VHDL 設計的方便靈活性，這是我們跨入計算機硬件行業(yè)很好的一次鍛煉。 收獲和體會 簡易電子琴這個題目難度適中，但是我們對我們這些初學者來說還是有點難度的， 畢竟平時學的都是書本上的理論知識，很少有機會把他們用到真正的設計中去，而我 們自己并沒有真正地去用 VHDL 語言寫程序，沒有去做實際的東西。 課程設計剛開始，拿著選定的題目不知如何入手。畢竟課程設計不同于實驗課， 電路圖和程序都要自己設計。靜下心來，仔細

22、分析題目，再加上指導老師的說明與提 示和同組成員的幫助，心中才有了譜。將整個系統(tǒng)根據(jù)不同的功能化分成模塊，再分 別進行設計，逐個攻破，最后再將其整合即可。用 VHDL 進行設計，首先應該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級 多個設計層次。應充分利用 VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念， 層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手， 逐漸構(gòu)成龐大而復雜的系統(tǒng)。但是試驗中也出現(xiàn)了一些不熟練的操作問題和一些復雜 程序的不能完全理解都需要我在平時多學習，進一步的完善自己。在實習中經(jīng)常會遇 到一些自己可能暫

23、時無法想明白的問題，請教同學或老師是很好的做法，節(jié)省時間也 會從別人上上學到更多。在設計時和同學相互交流各自的想法也是很重要的，不同的 人對問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設計一定有 比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會得到最好 的設計方法。電子技術課程設計是配合電子技術基礎課程與實驗教學的一個非常重要 的教學環(huán)節(jié)。它不但能鞏固我們已所學的電子技術的理論知識，而且能提高我們的電 子電路的設計水平，還能加強我們綜合分析問題和解決問題的能力，進一步培養(yǎng)我們 的實驗技能和動手能力，啟發(fā)我們的創(chuàng)新意識幾創(chuàng)新思維。 通過這次課程設計，使我受益頗多

24、。了解到課程實習設計是開端，連接是關鍵， 測試是必須。既鞏固了課堂上學到的理論知識，又掌握了常用集成電路芯片的使用。 在此基礎上學習了數(shù)字系統(tǒng)設計的基本思想和方法，學會了科學地分析實際問題，通 過查資料、分析資料及請教老師和同學等多種途徑，獨立解決問題。同時，也培養(yǎng)了 我認真嚴謹?shù)膽B(tài)度。完成了自己這個題目，發(fā)現(xiàn)我們很多時候，都是沒有好好地把知 識學扎實，特別是細節(jié)知識方面更是模棱兩可，當實際編程時就會出現(xiàn)問題，所以自 己要仔細看書本的內(nèi)容，何況我們的課本自己都還有好多內(nèi)容沒有認真地看。 以上就是我的收獲和體會。 參考文獻 1 曹昕燕,周鳳臣.EDA 技術實驗與課程設計.北京:清華大學出版社,2

25、006 2 張亦華,延明. 數(shù)字電路 EDA 入門.北京:北京郵電大學出版社,2003 3王愛英.計算機組成與結(jié)構(gòu).北京:清華大學出版社,2007 4 楊剛,龍海燕.現(xiàn)代電子技術VHDL 與數(shù)字系統(tǒng)設計.北京:電子工業(yè)出版社,2004 5 侯伯亨，顧 新.VHDL 硬件描述語言與數(shù)字邏輯電路設計M.西安:西安電子科技 大學出版社,2000 附錄（源代碼） 1. 樂曲自動演奏模塊的源程序如下所示： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY AUTO IS PORT ( CL

26、K: INSTD_LOGIC;-系統(tǒng)時鐘控制信號 AUTO: INSTD_LOGIC; CLK2: BUFFER STD_LOGIC; INDEX2: INSTD_LOGIC)VECTOR( 7 DOWNTO 0 ); INDEX0: OUTSTD_LOGIC_VECTOR( 7 DOWNTO 0 ); END AUTO; ARCHITECTURE BEHAVIORAL OF AUTO IS SIGNAL COUTTO:INTEGER RANGE 0 TO 31; BEGIN PULSEO:PROCESS(CLK,AUTO) VARIABLE COUNT:INTEGER RANGE 0 T0

27、8; BEGIN IF AUTO = 1 THEN COUNT: = 0;CLK2 =0; ESLE(CLKEVENT AND CLD = 1)THEN COUTN:=COUTN+1; IF COUTN = 4 THEN CLK2=1; ELSIF COUNT =8 THEN CLK2=0;COUNT:=0; END IF; END IF; END PROCESS; MUSIC:PROCESS(CLK2) BEGIN IF(CLK2EVENT AND CLK2=1)THEN IF(COUNT0 =31)THEN COUNT=0; ELSE COUNTINDEX0INDEX0INDEX0INDE

28、X0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0INDEX0=; -2 END CASE; ELSE INDEX0TONE0=773;CODE=;HIGHTONE0=912;CODE=;HIGHTONE0=1036;CODE=;HIGHTONE0=1116;CODE=;HIGHTONE0=1197;CODE=;HIGHTONE0=1290;CODE=;HIGHTONE0=1372;CODE=;HIGHTONE0=1410;CODE=;HIGHTONE=2047;CODE=;HIGH=0; END CASE; END PROCESS; END ART; 3. 數(shù)控分頻模塊的源程序如下所示： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_