湘潭大學計算機原理 實驗一 算術邏輯運算實驗預習報告

1、實驗一 算術邏輯單元ALU一實驗目的1 理解算術邏輯單元ALU的工作原理。2 掌握算術邏輯單元ALU的設計方法。3 驗證32位算術邏輯單元ALU的加、減、與、移位功能。4 按給定數(shù)據(jù)，完成幾種指定的算術和邏輯運算。二實驗內容算術邏輯單元ALU的設計如圖1-1所示。其中運算器addsub32能實現(xiàn)32位的加減運算。參加運算的兩個32位數(shù)據(jù)分別為A31.0和B31.0，運算模式由aluc3.0的16種組合決定，而aluc3.0的值由4位2進制計數(shù)器LPM_COUNTER產(chǎn)生，計數(shù)時鐘是Sclk（圖1-1）；r31.0為輸出結果，Z為運算后的零標志位。ALU功能如表1-1所示。表1-1ALU的運算功

2、能選擇端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術加三實驗步驟（1）設計ALU元件在Quartus II 環(huán)境下，用文本輸入編輯器Text Editor輸入ALU.V算術邏輯單元文件，編譯Verilog HDL文件，并將ALU.V文件制作成一個可調用的原理圖元件。（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖1-1輸入實驗電路圖，從Quartus II的基本元件庫中將各元件調入圖形編輯窗口、連線，添

3、加輸入輸出引腳。將所設計的圖形文件ALU_sy.bdf保存到原先建立的文件夾中，將當前文件設置成工程文件，以后的操作就都是對當前工程文件進行的。（3）器件選擇選擇Cyclone系列，在Devices中選擇器件EP1C12QC240C8。編譯，引腳鎖定，再編譯。引腳鎖定后需要再次進行編譯，才能將鎖定信息確定下來，同時生成芯片編程/配置所需要的各種文件。（4）芯片編程Programming（可以直接選擇光盤中的示例已完成的設計進行驗證實驗）打開編程窗口。將配置文件ALU_sy.sof下載進GW48系列現(xiàn)代計算機組成原理系統(tǒng)中的FPGA中。（5）選擇實驗系統(tǒng)的電路模式是NO.0，驗證ALU的運算器的

4、算術運算和邏輯運算功能根據(jù)表1-1，從鍵盤輸入數(shù)據(jù)A7.0和B7.0，并設置S3.0、M、Cy，驗證ALU運算器的算術運算和邏輯運算功能，記錄實驗數(shù)據(jù)。圖1-1 算術邏輯單元ALU實驗原理圖四實驗任務（1）按圖1-1所示，在本驗證性示例中用數(shù)據(jù)選擇開關（鍵3控制）的高/低電平選擇總線通道上的8位數(shù)據(jù)進入對應的數(shù)據(jù)鎖存器lpm_latch中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向DA7.0 置數(shù)01010101（55H），這時在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)（55H）；然后用鍵3輸入低電平，再用鍵2、鍵1分別向DB7.0置數(shù)10101010（AAH），這時在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)（AAH

5、）；這時表示在圖1-1中的兩個鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH。可雙擊圖1-1的ALU元件，了解其Verilog HDL描述。（2）鍵6控制時鐘SCLK，可設置表1-1的aluc3.0=0 F?，F(xiàn)連續(xù)按動鍵6，設置操作方式選擇aluc3.0=0000（加法操作），使數(shù)碼管8顯示0，以驗證ALU的算術運算功能： 當鍵7設置clr=0時，數(shù)碼管6/5=FF（55H+AAH=FFH）；當鍵7設置cn=1（復位）時，數(shù)碼管7/6/5=100（Z=1）；鍵KEY6控制時鐘SCLK，設置aluc3.0=0F，KEY7設置clr=0或clr=1，驗證ALU的邏輯運算功能，并記錄實驗數(shù)據(jù)。表1-2

6、 DA7.0，DB7.0設置值檢查R7.0Z寄存器內容ALUC3 2 1 0CLRDA7.0DB7.0010101011010101010010101011010101010(3) 驗證ALU的算術運算和邏輯運算功能，ALU模塊功能可參照表1-1。表1-3給定了寄存器DRl=DA7.0和DR2=DB7.0的數(shù)據(jù)(十六進制)，要求根據(jù)此數(shù)據(jù)對照邏輯功能表所得的理論值(要求課前完成)與實驗結果值進行比較(均采用正邏輯0)。表1-3ALUC3 2 1 0DA7.0DB7.0ALU功能運算結果R7.0（CLR=0）0000AA550001AA550010AA550011AA550100FF010101

7、FF010110FF010111FF011000FFFF1001FFFF1010FFFF1011FFFF11005501110155011110550111115501五實驗要求1、做好實驗預習，掌握運算器的數(shù)據(jù)傳送通路和ALU的功能特性，并熟悉本實驗中所用的控制臺開關的作用和使用方法。2、寫出實驗報告，內容是：實驗目的； 按理論分析值填寫好表1-2、表1-3，給出對應的仿真波形。列表比較實驗數(shù)據(jù)（2）的理論分析值與實驗結果值；并對結果進行分析。實驗結果與理論分析值比較，有沒有不同？為什么? 通過本實驗，你對運算器ALU有何認識，有什么心得體會？六實驗題與思考題1用Verilog HDL實現(xiàn)輸

8、入暫存器lpm_latch的功能，及模式選擇計數(shù)器LPM_COUNTER的功能。2用Verilog HDL表達整個ALU實驗電路的功能，對電路進行仿真、引腳鎖定、并在實驗臺上實現(xiàn)其功能。3用Verilog HDL設計一個64位的ALU，實現(xiàn)基本的算術邏輯運算。 4對ALU進行算術運算和邏輯運算的功能仿真，并記錄仿真波形。附錄：GW48CP+主系統(tǒng)使用說明第一節(jié) GW48教學實驗系統(tǒng)原理與使用介紹一、GW48系統(tǒng)使用注意事項 (用戶必讀！) a：閑置不用GW48系統(tǒng)時，必須關閉電源！ b：在實驗中，當選中某種模式后，要按一下右側的復位鍵，以使系統(tǒng)進入該結構模式工作。注意此復位鍵僅對實驗系統(tǒng)的監(jiān)控

9、模塊復位，而對目標器件FPGA沒有影響，F(xiàn)PGA本身沒有復位的概念，上電后即工作，在沒有配置前，F(xiàn)PGA的I/O口是隨機的，故可以從數(shù)碼管上看到隨機閃動，配置后的I/O口才會有確定的輸出電平。 c：換目標芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。其它接口都可帶電插拔。請?zhí)貏e注意，盡可能不要隨意插拔適配板，及實驗系統(tǒng)上的其他芯片。二、GW48系統(tǒng)主板結構與使用方法以下將詳述GW48系列實驗系統(tǒng)結構與使用方法，對于這2種型號的不同之處將給予單獨指出。該系統(tǒng)的實驗電路結構是可控的。即可通過控制接口鍵，使之改變連接方式以適應不同的實驗需要。因而，從物理結構上看，實驗板的電

10、路結構是固定的，但其內部的信息流在主控器的控制下，電路結構將發(fā)生變化-重配置。這種“多任務重配置”設計方案的目的有3個：1、適應更多的實驗與開發(fā)項目；2、適應更多的PLD公司的器件；3、適應更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說明如下。以下是對GW48系統(tǒng)主板功能塊的注釋。（1） “模式選擇鍵”：按動該鍵能使實驗板產(chǎn)生12種不同的實驗電路結構。這些結構如第二節(jié)的13 張實驗電路結構圖所示。例如選擇了“NO.3”圖，須按動系統(tǒng)板上此鍵，直至數(shù)碼管“模式指示”數(shù)碼管顯示“3”，于是系統(tǒng)即進入了NO.3 圖所示的實驗電路結構。（2） 適配板：這是一塊插于主系統(tǒng)板上的目

11、標芯片適配座。對于不同的目標芯片可配不同的適配座。可用的目標芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件。第七節(jié)的表中已列出多種芯片對系統(tǒng)板引腳的對應關系，以利在實驗時經(jīng)常查用。 （3） ByteBlasterMV編程配置口：如果要進行獨立電子系統(tǒng)開發(fā)、應用系統(tǒng)開發(fā)、電子設計競賽等開發(fā)實踐活動，首先應該將系統(tǒng)板上的目標芯片適配座拔下（對于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨立系統(tǒng)上適配板上的10芯口相接，進行在系統(tǒng)編程（如GWDVP-B板），進行調試測試?！癇yteBlaster

12、MV”口能對不同公司，不同封裝的CPLD/FPGA進行編程下載，也能對isp單片機89S51等進行編程。編程的目標芯片和引腳連線可參考附圖1，從而進行二次開發(fā)。（4）ByteBlasterII編程配置口：該口主要用于對Cyclone系列AS模式專用配置器件EPCS4和EPCS1等編程。附圖1 GW48系統(tǒng)電子設計二次開發(fā)信號圖 (5) 混合工作電壓源：系統(tǒng)不必通過切換即可為CPLD/FPGA目標器件提供5V、3.3V、2.5V、1.8V和1.5V工作電源，此電源位置可參考附圖1。 （6）并行下載口：此接口通過下載線與微機的打印機口相連。來自PC機的下載控制信號和CPLD/FPGA的目標碼將通過

13、此口，完成對目標芯片的編程下載。計算機的并行口通信模式最好設置成“EPP”模式。 （7）鍵1鍵8 ：為實驗信號控制鍵，此8個鍵受“多任務重配置”電路控制，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中的電路圖。 （8）數(shù)碼管18/發(fā)光管D1D16 ：受“多任務重配置”電路控制，它們的連線形式也需參照第二節(jié)的電路圖。 （9）“時鐘頻率選擇” ：位于主系統(tǒng)的右小側，通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于“CLOCK0”，同時只能插一個短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號頻率范圍：0.5Hz50MHz。由于C

14、LOCK0可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設計項目的信號輸入端。右側座分三個頻率源組，它們分別對應三組時鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個短路帽分別插于對應座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個信號頻率。需要特別注意的是，每一組頻率源及其對應時鐘輸入端，分別只能插一個短路帽。也就是說最多只能提供4個時鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。 （10）揚聲器：與目標芯片的“SPEAKER”端相接，通過此口可以進行奏樂或了解信號的頻率，它與目標器

15、件的具體引腳號，應該查閱附錄第3節(jié)的表格。（11） PS/2接口：通過此接口，可以將PC機的鍵盤和/或鼠標與GW48系統(tǒng)的目標芯片相連，從而完成PS/2通信與控制方面的接口實驗，GW48-GK/PK2含另一PS/2接口，引腳連接情況參見實驗電路結構 NO.5（附圖7）。 （12）VGA視頻接口：通過它可完成目標芯片對VGA顯示器的控制。詳細連接方式參考附圖 7（對GW48-PK2主系統(tǒng)），或附圖13（GW48-CK主系統(tǒng)）。(13) 單片機接口器件：它與目標板的連接方式也已標于主系統(tǒng)板上：連接方式可參見附圖11。注1、對于GW48-PK2系統(tǒng)，實驗板右側有一開關，若向“TO_ FPGA”撥，將

16、RS232通信口直接與FPGA相接；若向“TO_MCU”撥，則與89S51單片機的P30和P31端口相接。于是通過此開關可以進行不同的通信實驗，詳細連接方式可參見附圖11。平時此開關應該向“TO_MCU”撥，這樣可不影響FPGA的工作! （14） RS-232串行通訊接口：此接口電路是為FPGA與PC通訊和SOPC調試準備的。或使PC機、單片機、FPGA/CPLD三者實現(xiàn)雙向通信。對于GW48-EK系統(tǒng)，其通信端口是與中間的雙排插座上的TX30、RX31相連的。詳細連接方式參考附圖11。（15）“AOUT” D/A轉換 ：利用此電路模塊，可以完成FPGA/CPLD目標芯片與D/A轉換器的接口實

17、驗或相應的開發(fā)。它們之間的連接方式可參閱附圖7（實驗電路結構 NO.5）：D/A的模擬信號的輸出接口是“AOUT”，示波器可掛接左下角的兩個連接端。當使能撥碼開關8：“濾波1”時，D/A的模擬輸出將獲得不同程度的濾波效果 。注意，進行D/A接口實驗時，需打開系統(tǒng)上側的+/-12V電源開關（實驗結束后關上此電源?。?。 （16）“AIN0”/“AIN1”：外界模擬信號可以分別通過系統(tǒng)板左下側的兩個輸入端“AIN0”和“AIN1”進入A/D轉換器ADC0809的輸入通道IN0和IN1，ADC0809與目標芯片直接相連。通過適當設計，目標芯片可以完成對ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采

18、集與處理等所有控制工作,并可通過系統(tǒng)板提供的譯碼顯示電路，將測得的結果顯示出來。此項實驗首先需參閱第二節(jié)的“實驗電路結構NO.5”有關0809與目標芯片的接口方式，同時了解系統(tǒng)板上的接插方法以及有關0809工作時序和引腳信號功能方面的資料。注意：不用0809時，需將左下角的撥碼開關的“A/D使能”和“轉換結束”打為禁止：向上撥，以避免與其他電路沖突。 ADC0809 A/D轉換實驗接插方法（如，附圖7，實驗電路結構 NO.5圖所示）：1 左下角撥碼開關的“A/D使能”和“轉換結束”撥為使能：向下?lián)?，即將ENABLE(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)0，表示禁止08

19、09工作，使它的所有輸出端為高阻態(tài)。2左下角撥碼開關的“轉換結束”使能，則使EOC(7)PIO36，由此可使FPGA對ADC0809的轉換狀態(tài)進行測控。 （17） VR1/“AIN1”：VR1電位器，通過它可以產(chǎn)生0V+5V 幅度可調的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當AIN1插入外輸入插頭時，VR1將與IN1自動斷開）。若利用VR1產(chǎn)生被測電壓，則需使0809的第25腳置高電平，即選擇IN1通道，參考“實驗電路結構NO.5”。 （18） AIN0的特殊用法 ：系統(tǒng)板上設置了一個比較器電路，主要以LM311組成。若與D/A電路相結合，可以將目標器件設計成逐次比較型A/

20、D變換器的控制器件參考“實驗電路結構NO.5”。 （19） 系統(tǒng)復位鍵：此鍵是系統(tǒng)板上負責監(jiān)控的微處理器的復位控制鍵，同時也與接口單片機和LCD控制單片機的復位端相連。因此兼作單片機的復位鍵。(20) 跳線座SPS ：短接“T_F”可以使用“在系統(tǒng)頻率計”。頻率輸入端在主板右側標有“頻率計”處。模式選擇為“A”。短接“PIO48”時，信號PIO48可用，如實驗電路結構圖NO.1中的PIO48。平時應該短路“PIO48”。(21) 目標芯片萬能適配座CON1/2 ：在目標板的下方有兩條80個插針插座（GW48-CK系統(tǒng)），其連接信號如附圖1所示，此圖為用戶對此實驗開發(fā)系統(tǒng)作二次開發(fā)提供了條件。

21、對于GW48-GK/PK2/EK系統(tǒng)，此適配座在原來的基礎上增加了20個插針，功能大為增強。增加的20插針信號與目標芯片的連接方式可參考“實驗電路結構NO.5”、附圖11和第3節(jié)表格。GW48-EK系統(tǒng)中此20的個插針信號全開放。（22）+/-12V電源開關：在實驗板左上角。有指示燈。電源提供對象：1）與082、311及DAC0832等相關的實驗；2）模擬信號發(fā)生源；3）GW48-DSP/DSP+適配板上的D/A及參考電源；此電源輸出口可參見附圖1。平時，此電源必須關閉?。?3）模擬信號發(fā)生源：（GK/PK2型含此）信號源主要用于DSP/SOPC實驗及A/D高速采樣用信號源。使用方法如下： 1

22、）打開+/-12V電源；2）用一插線將右下角的某一頻率信號（如65536Hz）連向單片機上方插座“JP18”的INPUT端；3）這時在“JP17”的OUTPUT端及信號掛鉤“WAVE OUT”端同時輸出模擬信號，可用示波器顯示輸出模擬信號（這時輸出的頻率也是65536Hz） ；4）實驗系統(tǒng)右側的電位器上方的3針座控制輸出是否加入濾波：向左端短路加濾波電容；向右短路斷開濾波電容；5）此電位器是調諧輸出幅度的，應該將輸出幅度控制在0-5V內。(24)使用舉例： 若模式鍵選中了“實驗電路結構圖NO.1”，這時的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口PI/O3128（即PI/O31

23、、PI/O30、PI/O29、PI/O28）、PI/O2724、PI/O2320和PI/O1916 ，共4組4位二進制I/O端口分別通過一個全譯碼型7段譯碼器輸向系統(tǒng)板的7段數(shù)碼管。這樣，如果有數(shù)據(jù)從上述任一組四位輸出，就能在數(shù)碼管上顯示出相應的數(shù)值，其數(shù)值對應范圍為： FPGA/CPLD輸出000000010010 1100110111101111 數(shù) 碼 管 顯 示 0 1 2 C D E F端口I/O3239分別與8個發(fā)光二極管D8D1相連，可作輸出顯示，高電平亮。還可分別通過鍵8和鍵7，發(fā)出高低電平輸出信號進入端口I/049和48 ；鍵控輸出的高低電平由鍵前方的發(fā)光二極管D16和D15

24、顯示，高電平輸出為亮。此外，可通過按動鍵4至鍵1，分別向FPGA/CPLD的PIO0PIO15輸入4位16進制碼。每按一次鍵將遞增1，其序列為1，2，9，A，F(xiàn)。注意，對于不同的目標芯片，其引腳的I/O標號數(shù)一般是同GW48系統(tǒng)接口電路的“PIO”標號是一致的（這就是引腳標準化），但具體引腳號是不同的，而在邏輯設計中引腳的鎖定數(shù)必須是該芯片的具體的引腳號。具體對應情況需要參考第3節(jié)的引腳對照表。 第二節(jié) 實驗電路結構圖 1實驗電路信號資源符號圖說明結合附圖2-1，以下對實驗電路結構圖中出現(xiàn)的信號資源符號功能作出一些說明：附圖2A 實驗電路信號資源符號圖 (1）附圖2-1a是16進制7段全譯碼器

25、，它有7位輸出，分別接7段數(shù)碼管的7個顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為最高位，A為最低位。例如，若所標輸入的口線為PIO1916，表示PIO19接D、18接C、17接B、16接A。 (2）附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時，所按鍵對應的發(fā)光管變亮，反之不亮。 (3)附圖2A-1c是16進制碼（8421碼）發(fā)生器，由對應的鍵控制輸出4位2進制構成的1位16進制碼，數(shù)的范圍是00001111，即H0至HF。每按鍵一次，輸出遞增1，輸出進入目標芯片的4位2進制數(shù)將顯示在該鍵對應的數(shù)碼管上。 (4）直

26、接與7段數(shù)碼管相連的連接方式的設置是為了便于對7段顯示譯碼器的設計學習。以圖NO.2為例，如圖所標“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45.PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。 (5）附圖2-1d是單次脈沖發(fā)生器。每按一次鍵，輸出一個脈沖，與此鍵對應的發(fā)光管也會閃亮一次，時間20ms。 （6）附圖2-1e是琴鍵式信號發(fā)生器，當按下鍵時，輸出為高電平，對應的發(fā)光管發(fā)亮；當松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發(fā)生器的實驗結構圖是NO.3。2 各實驗電路結構圖特點與適用范圍簡述 （1）結構圖NO

27、.0：目標芯片的PIO19至PIO44共8組4位2進制碼輸出，經(jīng)外部的7段譯碼器可顯示于實驗系統(tǒng)上的8個數(shù)碼管。鍵1和鍵2可分別輸出2個四位2進制碼。一方面這四位碼輸入目標芯片的PIO11PIO8和PIO15PIO12，另一方面，可以觀察發(fā)光管D1至D8來了解輸入的數(shù)值。例如，當鍵1控制輸入PIO11PIO8的數(shù)為HA時，則發(fā)光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個高低電平信號發(fā)生器向目標芯片的PIO7至PIO2輸入高電平或低電平，揚聲器接在“SPEAKER”上，具體接在哪一引腳要看目標芯片的類型，這需要查第3節(jié)的引腳對照表。如目標芯片為FLEX10K10，則揚聲器接在“3

28、”引腳上。目標芯片的時時鐘輸入未在圖上標出，也需查閱第3節(jié)的引腳對照表。例如，目標芯片為XC95108，則輸入此芯片的時鐘信號有CLOCK0至CLOCK9，共4個可選的輸入端，對應的引腳為65至80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設計頻率計，周期計，計數(shù)器等等。 (2)結構圖NO.1：適用于作加法器、減法器、比較器或乘法器等。例如，加法器設計，可利用鍵4和鍵3輸入8 位加數(shù)；鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對應的數(shù)碼管4-1，相加的和顯示于數(shù)碼管6和5；可令鍵8控制此加法器的最低位進位。 (3)結構圖NO.2：可用于作VGA視頻接口邏輯設計，或使用數(shù)

29、碼管8至數(shù)碼管5共4個數(shù)碼管作7段顯示譯碼方面的實驗；而數(shù)碼管4至數(shù)碼管1，4個數(shù)碼管可作譯碼后顯示，鍵1和鍵2可輸入高低電平。 (4)結構圖NO.3：特點是有8個琴鍵式鍵控發(fā)生器，可用于設計八音琴等電路系統(tǒng)。也可以產(chǎn)生時間長度可控的單次脈沖。該電路結構同結構圖NO.0一樣，有8個譯碼輸出顯示的數(shù)碼管，以顯示目標芯片的32位輸出信號，且8個發(fā)光管也能顯示目標器件的8位輸出信號。 (5）結構圖NO.4：適合于設計移位寄存器、環(huán)形計數(shù)器等。電路特點是，當在所設計的邏輯中有串行2進制數(shù)從PIO10輸出時，若利用鍵7作為串行輸出時鐘信號，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8至D1上逐位顯示出來，

30、這能很直觀地看到串出的數(shù)值。(6)結構圖NO.5：此電路結構有較強的功能，主要用于目標器件與外界電路的接口設計實驗。主要含以9大模塊： 1普通內部邏輯設計模塊。在圖的左下角。此模塊與以上幾個電路使用方法相同，例如同結構圖NO.3的唯一區(qū)別是8個鍵控信號不再是琴鍵式電平輸出，而是高低電平方式向目標芯片輸入。此電路結構可完成許多常規(guī)的實驗項目。3VGA視頻接口。 4兩個PS/2鍵盤接口。5A/D轉換接口。 6D/A轉換接口。 7LM311接口。 8單片機接口。 9RS232通信接口。注意，結構圖NO.5中并不是所有電路模塊都可以同時使用，這是因為各模塊與目標器件的IO接口有重合：1當使用RAM/R

31、OM時，數(shù)碼管3、4、5、6、7、8共6各數(shù)碼管不能同時使用，這時，如果有必要使用更多的顯示，必須使用以下介紹的掃描顯示電路。但RAM/ROM可以與D/A轉換同時使用，盡管他們的數(shù)據(jù)口（PIO24、25、26、27、28、29、30、31）是重合的。這時如果希望將RAM/ROM中的數(shù)據(jù)輸入D/A中，可設定目標器件的PIO24、25、26、27、28、29、30、31端口為高阻態(tài)；而如果希望用目標器件FPGA直接控制D/A器件，可通過撥碼開關禁止RAM/ROM數(shù)據(jù)口。RAM/ROM能與VGA同時使用，但不能與PS/2同時使用，這時可以使用以下介紹的PS/2接口。2 .A/D不能與RAM/ROM同

32、時使用，由于他們有部分端口重合，若使用RAM/ROM，必須禁止ADC0809，而當使用ADC0809時，應該禁止RAM/ROM，如果希望A/D和RAM/ROM同時使用以實現(xiàn)諸如高速采樣方面的功能，必須使用含有高速A/D器件的適配板，如GWAK30+等型號的適配板。RAM/ROM不能與311同時使用，因為在端口PIO37上，兩者重合。(7)結構圖NO.6：此電路與NO.2相似，但增加了兩個4位2進制數(shù)發(fā)生器，數(shù)值分別輸入目標芯片的PIO7PIO4和PIO3PIO0。例如，當按鍵2時，輸入PIO7PIO4的數(shù)值將顯示于對應的數(shù)碼管2，以便了解輸入的數(shù)值。(8）結構圖NO.7：此電路適合于設計時鐘、

33、定時器、秒表等。因為可利用鍵8和鍵5分別控制時鐘的清零和設置時間的使能；利用鍵7、5和1進行時、分、秒的設置。 (9）結構圖NO.8：此電路適用于作并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設計。它的特點是利用鍵2、鍵1能序置8位2進制數(shù)，而鍵6能發(fā)出串行輸入脈沖，每按鍵一次，即發(fā)一個單脈沖，則此8位序置數(shù)的高位在前，向PIO10串行輸入一位，同時能從D8至D1的發(fā)光管上看到串形左移的數(shù)據(jù)，十分形象直觀。 (10)結構圖NO.9：若欲驗證交通燈控制等類似的邏輯電路，可選此電路結構。 (11)當系統(tǒng)上的“模式指示”數(shù)碼管顯示“A”時，系統(tǒng)將變成一臺頻率計，數(shù)碼管8將顯示“

34、F”，“數(shù)碼6”至“數(shù)碼1”顯示頻率值，最低位單位是Hz。測頻輸入端為系統(tǒng)板右下側的插座。 (13)實驗電路結構圖COM：附圖11電路僅GW48-GK/PK2擁有，即以上所述的所有電路結構，包括“實驗電路結構NO.0”至“實驗電路結構NO.B”共11套電路結構模式為GW48-GK/PK2兩種系統(tǒng)共同擁有（兼容），把他們稱為通用電路結構。即在原來的11套電路結構模式中的每一套結構圖中增加附圖11所示的“實驗電路結構圖COM”。例如，在GW48-PK2系統(tǒng)中，當“模式鍵”選擇“5”時，電路結構將進入附圖7所示的實驗電路結構圖NO.5外，還應該加入“實驗電路結構圖COM”。這樣，在每一電路模式中就能

35、比原來實現(xiàn)更多的實驗項目。實驗電路結構圖COM”中各標準信號（PIOX）對應的器件的引腳名，必須查第七節(jié)的表。實驗電路結構圖附圖2 實驗電路結構圖NO.0 附圖3 實驗電路結構圖NO.1附圖4 實驗電路結構圖NO.2 附圖5 實驗電路結構圖NO.3附圖6 實驗電路結構圖NO.4 附圖9 實驗電路結構圖NO.7附圖10 實驗電路結構圖NO.8 附圖11 實驗電路結構圖NO.9附圖8 實驗電路結構圖NO.6 附圖12 GW48-PK2/PK3上掃描顯示模式時的連接方式：8數(shù)碼管掃描式顯示，輸入信號高電平有效第三節(jié) 步進電機和直流電機使用說明附圖18 電機引腳連接原理圖附圖18是實驗系統(tǒng)上的兩個電機的引腳圖，是以標準引腳方式標注的，具體引腳要查附錄第3節(jié)表。例如步進電機的Ap相接PIO65，對于SOPC板的EP1C6查表，對應引腳為：219。直流電機的MA1和MA2相為PWM輸入控制端，cont為光電輸出給FPGA的轉速脈沖，接PIO66。注意，不