湘潭大學(xué)計(jì)算機(jī)原理 實(shí)驗(yàn)一 算術(shù)邏輯運(yùn)算實(shí)驗(yàn)預(yù)習(xí)報(bào)告

1、實(shí)驗(yàn)一 算術(shù)邏輯單元ALU一實(shí)驗(yàn)?zāi)康? 理解算術(shù)邏輯單元ALU的工作原理。2 掌握算術(shù)邏輯單元ALU的設(shè)計(jì)方法。3 驗(yàn)證32位算術(shù)邏輯單元ALU的加、減、與、移位功能。4 按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。二實(shí)驗(yàn)內(nèi)容算術(shù)邏輯單元ALU的設(shè)計(jì)如圖1-1所示。其中運(yùn)算器addsub32能實(shí)現(xiàn)32位的加減運(yùn)算。參加運(yùn)算的兩個(gè)32位數(shù)據(jù)分別為A31.0和B31.0，運(yùn)算模式由aluc3.0的16種組合決定，而aluc3.0的值由4位2進(jìn)制計(jì)數(shù)器LPM_COUNTER產(chǎn)生，計(jì)數(shù)時(shí)鐘是Sclk（圖1-1）；r31.0為輸出結(jié)果，Z為運(yùn)算后的零標(biāo)志位。ALU功能如表1-1所示。表1-1ALU的運(yùn)算功

2、能選擇端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術(shù)加三實(shí)驗(yàn)步驟（1）設(shè)計(jì)ALU元件在Quartus II 環(huán)境下，用文本輸入編輯器Text Editor輸入ALU.V算術(shù)邏輯單元文件，編譯Verilog HDL文件，并將ALU.V文件制作成一個(gè)可調(diào)用的原理圖元件。（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖1-1輸入實(shí)驗(yàn)電路圖，從Quartus II的基本元件庫(kù)中將各元件調(diào)入圖形編輯窗口、連線，添

3、加輸入輸出引腳。將所設(shè)計(jì)的圖形文件ALU_sy.bdf保存到原先建立的文件夾中，將當(dāng)前文件設(shè)置成工程文件，以后的操作就都是對(duì)當(dāng)前工程文件進(jìn)行的。（3）器件選擇選擇Cyclone系列，在Devices中選擇器件EP1C12QC240C8。編譯，引腳鎖定，再編譯。引腳鎖定后需要再次進(jìn)行編譯，才能將鎖定信息確定下來，同時(shí)生成芯片編程/配置所需要的各種文件。（4）芯片編程Programming（可以直接選擇光盤中的示例已完成的設(shè)計(jì)進(jìn)行驗(yàn)證實(shí)驗(yàn)）打開編程窗口。將配置文件ALU_sy.sof下載進(jìn)GW48系列現(xiàn)代計(jì)算機(jī)組成原理系統(tǒng)中的FPGA中。（5）選擇實(shí)驗(yàn)系統(tǒng)的電路模式是NO.0，驗(yàn)證ALU的運(yùn)算器的

4、算術(shù)運(yùn)算和邏輯運(yùn)算功能根據(jù)表1-1，從鍵盤輸入數(shù)據(jù)A7.0和B7.0，并設(shè)置S3.0、M、Cy，驗(yàn)證ALU運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能，記錄實(shí)驗(yàn)數(shù)據(jù)。圖1-1 算術(shù)邏輯單元ALU實(shí)驗(yàn)原理圖四實(shí)驗(yàn)任務(wù)（1）按圖1-1所示，在本驗(yàn)證性示例中用數(shù)據(jù)選擇開關(guān)（鍵3控制）的高/低電平選擇總線通道上的8位數(shù)據(jù)進(jìn)入對(duì)應(yīng)的數(shù)據(jù)鎖存器lpm_latch中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向DA7.0 置數(shù)01010101（55H），這時(shí)在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)（55H）；然后用鍵3輸入低電平，再用鍵2、鍵1分別向DB7.0置數(shù)10101010（AAH），這時(shí)在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)（AAH

5、）；這時(shí)表示在圖1-1中的兩個(gè)鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH?？呻p擊圖1-1的ALU元件，了解其Verilog HDL描述。（2）鍵6控制時(shí)鐘SCLK，可設(shè)置表1-1的aluc3.0=0 F?，F(xiàn)連續(xù)按動(dòng)鍵6，設(shè)置操作方式選擇aluc3.0=0000（加法操作），使數(shù)碼管8顯示0，以驗(yàn)證ALU的算術(shù)運(yùn)算功能： 當(dāng)鍵7設(shè)置clr=0時(shí)，數(shù)碼管6/5=FF（55H+AAH=FFH）；當(dāng)鍵7設(shè)置cn=1（復(fù)位）時(shí)，數(shù)碼管7/6/5=100（Z=1）；鍵KEY6控制時(shí)鐘SCLK，設(shè)置aluc3.0=0F，KEY7設(shè)置clr=0或clr=1，驗(yàn)證ALU的邏輯運(yùn)算功能，并記錄實(shí)驗(yàn)數(shù)據(jù)。表1-2

6、 DA7.0，DB7.0設(shè)置值檢查R7.0Z寄存器內(nèi)容ALUC3 2 1 0CLRDA7.0DB7.0010101011010101010010101011010101010(3) 驗(yàn)證ALU的算術(shù)運(yùn)算和邏輯運(yùn)算功能，ALU模塊功能可參照表1-1。表1-3給定了寄存器DRl=DA7.0和DR2=DB7.0的數(shù)據(jù)(十六進(jìn)制)，要求根據(jù)此數(shù)據(jù)對(duì)照邏輯功能表所得的理論值(要求課前完成)與實(shí)驗(yàn)結(jié)果值進(jìn)行比較(均采用正邏輯0)。表1-3ALUC3 2 1 0DA7.0DB7.0ALU功能運(yùn)算結(jié)果R7.0（CLR=0）0000AA550001AA550010AA550011AA550100FF010101

7、FF010110FF010111FF011000FFFF1001FFFF1010FFFF1011FFFF11005501110155011110550111115501五實(shí)驗(yàn)要求1、做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器的數(shù)據(jù)傳送通路和ALU的功能特性，并熟悉本實(shí)驗(yàn)中所用的控制臺(tái)開關(guān)的作用和使用方法。2、寫出實(shí)驗(yàn)報(bào)告，內(nèi)容是：實(shí)驗(yàn)?zāi)康模?按理論分析值填寫好表1-2、表1-3，給出對(duì)應(yīng)的仿真波形。列表比較實(shí)驗(yàn)數(shù)據(jù)（2）的理論分析值與實(shí)驗(yàn)結(jié)果值；并對(duì)結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果與理論分析值比較，有沒有不同？為什么? 通過本實(shí)驗(yàn)，你對(duì)運(yùn)算器ALU有何認(rèn)識(shí)，有什么心得體會(huì)？六實(shí)驗(yàn)題與思考題1用Verilog HDL實(shí)現(xiàn)輸

8、入暫存器lpm_latch的功能，及模式選擇計(jì)數(shù)器LPM_COUNTER的功能。2用Verilog HDL表達(dá)整個(gè)ALU實(shí)驗(yàn)電路的功能，對(duì)電路進(jìn)行仿真、引腳鎖定、并在實(shí)驗(yàn)臺(tái)上實(shí)現(xiàn)其功能。3用Verilog HDL設(shè)計(jì)一個(gè)64位的ALU，實(shí)現(xiàn)基本的算術(shù)邏輯運(yùn)算。 4對(duì)ALU進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的功能仿真，并記錄仿真波形。附錄：GW48CP+主系統(tǒng)使用說明第一節(jié) GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹一、GW48系統(tǒng)使用注意事項(xiàng) (用戶必讀！) a：閑置不用GW48系統(tǒng)時(shí)，必須關(guān)閉電源！ b：在實(shí)驗(yàn)中，當(dāng)選中某種模式后，要按一下右側(cè)的復(fù)位鍵，以使系統(tǒng)進(jìn)入該結(jié)構(gòu)模式工作。注意此復(fù)位鍵僅對(duì)實(shí)驗(yàn)系統(tǒng)的監(jiān)控

9、模塊復(fù)位，而對(duì)目標(biāo)器件FPGA沒有影響，F(xiàn)PGA本身沒有復(fù)位的概念，上電后即工作，在沒有配置前，F(xiàn)PGA的I/O口是隨機(jī)的，故可以從數(shù)碼管上看到隨機(jī)閃動(dòng)，配置后的I/O口才會(huì)有確定的輸出電平。 c：換目標(biāo)芯片時(shí)要特別注意，不要插反或插錯(cuò)，也不要帶電插拔，確信插對(duì)后才能開電源。其它接口都可帶電插拔。請(qǐng)?zhí)貏e注意，盡可能不要隨意插拔適配板，及實(shí)驗(yàn)系統(tǒng)上的其他芯片。二、GW48系統(tǒng)主板結(jié)構(gòu)與使用方法以下將詳述GW48系列實(shí)驗(yàn)系統(tǒng)結(jié)構(gòu)與使用方法，對(duì)于這2種型號(hào)的不同之處將給予單獨(dú)指出。該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因而，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電

10、路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化-重配置。這種“多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：1、適應(yīng)更多的實(shí)驗(yàn)與開發(fā)項(xiàng)目；2、適應(yīng)更多的PLD公司的器件；3、適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說明如下。以下是對(duì)GW48系統(tǒng)主板功能塊的注釋。（1） “模式選擇鍵”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。這些結(jié)構(gòu)如第二節(jié)的13 張實(shí)驗(yàn)電路結(jié)構(gòu)圖所示。例如選擇了“NO.3”圖，須按動(dòng)系統(tǒng)板上此鍵，直至數(shù)碼管“模式指示”數(shù)碼管顯示“3”，于是系統(tǒng)即進(jìn)入了NO.3 圖所示的實(shí)驗(yàn)電路結(jié)構(gòu)。（2） 適配板：這是一塊插于主系統(tǒng)板上的目

11、標(biāo)芯片適配座。對(duì)于不同的目標(biāo)芯片可配不同的適配座。可用的目標(biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件。第七節(jié)的表中已列出多種芯片對(duì)系統(tǒng)板引腳的對(duì)應(yīng)關(guān)系，以利在實(shí)驗(yàn)時(shí)經(jīng)常查用。 （3） ByteBlasterMV編程配置口：如果要進(jìn)行獨(dú)立電子系統(tǒng)開發(fā)、應(yīng)用系統(tǒng)開發(fā)、電子設(shè)計(jì)競(jìng)賽等開發(fā)實(shí)踐活動(dòng)，首先應(yīng)該將系統(tǒng)板上的目標(biāo)芯片適配座拔下（對(duì)于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨(dú)立系統(tǒng)上適配板上的10芯口相接，進(jìn)行在系統(tǒng)編程（如GWDVP-B板），進(jìn)行調(diào)試測(cè)試。“ByteBlaster

12、MV”口能對(duì)不同公司，不同封裝的CPLD/FPGA進(jìn)行編程下載，也能對(duì)isp單片機(jī)89S51等進(jìn)行編程。編程的目標(biāo)芯片和引腳連線可參考附圖1，從而進(jìn)行二次開發(fā)。（4）ByteBlasterII編程配置口：該口主要用于對(duì)Cyclone系列AS模式專用配置器件EPCS4和EPCS1等編程。附圖1 GW48系統(tǒng)電子設(shè)計(jì)二次開發(fā)信號(hào)圖 (5) 混合工作電壓源：系統(tǒng)不必通過切換即可為CPLD/FPGA目標(biāo)器件提供5V、3.3V、2.5V、1.8V和1.5V工作電源，此電源位置可參考附圖1。 （6）并行下載口：此接口通過下載線與微機(jī)的打印機(jī)口相連。來自PC機(jī)的下載控制信號(hào)和CPLD/FPGA的目標(biāo)碼將通過

13、此口，完成對(duì)目標(biāo)芯片的編程下載。計(jì)算機(jī)的并行口通信模式最好設(shè)置成“EPP”模式。 （7）鍵1鍵8 ：為實(shí)驗(yàn)信號(hào)控制鍵，此8個(gè)鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中的電路圖。 （8）數(shù)碼管18/發(fā)光管D1D16 ：受“多任務(wù)重配置”電路控制，它們的連線形式也需參照第二節(jié)的電路圖。 （9）“時(shí)鐘頻率選擇” ：位于主系統(tǒng)的右小側(cè)，通過短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時(shí)鐘頻率信號(hào)。對(duì)于“CLOCK0”，同時(shí)只能插一個(gè)短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號(hào)頻率范圍：0.5Hz50MHz。由于C

14、LOCK0可選的頻率比較多，所以比較適合于目標(biāo)芯片對(duì)信號(hào)頻率或周期測(cè)量等設(shè)計(jì)項(xiàng)目的信號(hào)輸入端。右側(cè)座分三個(gè)頻率源組，它們分別對(duì)應(yīng)三組時(shí)鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個(gè)短路帽分別插于對(duì)應(yīng)座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個(gè)信號(hào)頻率。需要特別注意的是，每一組頻率源及其對(duì)應(yīng)時(shí)鐘輸入端，分別只能插一個(gè)短路帽。也就是說最多只能提供4個(gè)時(shí)鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。 （10）揚(yáng)聲器：與目標(biāo)芯片的“SPEAKER”端相接，通過此口可以進(jìn)行奏樂或了解信號(hào)的頻率，它與目標(biāo)器

15、件的具體引腳號(hào)，應(yīng)該查閱附錄第3節(jié)的表格。（11） PS/2接口：通過此接口，可以將PC機(jī)的鍵盤和/或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實(shí)驗(yàn)，GW48-GK/PK2含另一PS/2接口，引腳連接情況參見實(shí)驗(yàn)電路結(jié)構(gòu) NO.5（附圖7）。 （12）VGA視頻接口：通過它可完成目標(biāo)芯片對(duì)VGA顯示器的控制。詳細(xì)連接方式參考附圖 7（對(duì)GW48-PK2主系統(tǒng)），或附圖13（GW48-CK主系統(tǒng)）。(13) 單片機(jī)接口器件：它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上：連接方式可參見附圖11。注1、對(duì)于GW48-PK2系統(tǒng)，實(shí)驗(yàn)板右側(cè)有一開關(guān)，若向“TO_ FPGA”撥，將

16、RS232通信口直接與FPGA相接；若向“TO_MCU”撥，則與89S51單片機(jī)的P30和P31端口相接。于是通過此開關(guān)可以進(jìn)行不同的通信實(shí)驗(yàn)，詳細(xì)連接方式可參見附圖11。平時(shí)此開關(guān)應(yīng)該向“TO_MCU”撥，這樣可不影響FPGA的工作! （14） RS-232串行通訊接口：此接口電路是為FPGA與PC通訊和SOPC調(diào)試準(zhǔn)備的?；蚴筆C機(jī)、單片機(jī)、FPGA/CPLD三者實(shí)現(xiàn)雙向通信。對(duì)于GW48-EK系統(tǒng)，其通信端口是與中間的雙排插座上的TX30、RX31相連的。詳細(xì)連接方式參考附圖11。（15）“AOUT” D/A轉(zhuǎn)換 ：利用此電路模塊，可以完成FPGA/CPLD目標(biāo)芯片與D/A轉(zhuǎn)換器的接口實(shí)

17、驗(yàn)或相應(yīng)的開發(fā)。它們之間的連接方式可參閱附圖7（實(shí)驗(yàn)電路結(jié)構(gòu) NO.5）：D/A的模擬信號(hào)的輸出接口是“AOUT”，示波器可掛接左下角的兩個(gè)連接端。當(dāng)使能撥碼開關(guān)8：“濾波1”時(shí)，D/A的模擬輸出將獲得不同程度的濾波效果 。注意，進(jìn)行D/A接口實(shí)驗(yàn)時(shí)，需打開系統(tǒng)上側(cè)的+/-12V電源開關(guān)（實(shí)驗(yàn)結(jié)束后關(guān)上此電源?。?。 （16）“AIN0”/“AIN1”：外界模擬信號(hào)可以分別通過系統(tǒng)板左下側(cè)的兩個(gè)輸入端“AIN0”和“AIN1”進(jìn)入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。通過適當(dāng)設(shè)計(jì)，目標(biāo)芯片可以完成對(duì)ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采

18、集與處理等所有控制工作,并可通過系統(tǒng)板提供的譯碼顯示電路，將測(cè)得的結(jié)果顯示出來。此項(xiàng)實(shí)驗(yàn)首先需參閱第二節(jié)的“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”有關(guān)0809與目標(biāo)芯片的接口方式，同時(shí)了解系統(tǒng)板上的接插方法以及有關(guān)0809工作時(shí)序和引腳信號(hào)功能方面的資料。注意：不用0809時(shí)，需將左下角的撥碼開關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”打?yàn)榻梗合蛏蠐埽员苊馀c其他電路沖突。 ADC0809 A/D轉(zhuǎn)換實(shí)驗(yàn)接插方法（如，附圖7，實(shí)驗(yàn)電路結(jié)構(gòu) NO.5圖所示）：1 左下角撥碼開關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”撥為使能：向下?lián)埽磳NABLE(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)0，表示禁止08

19、09工作，使它的所有輸出端為高阻態(tài)。2左下角撥碼開關(guān)的“轉(zhuǎn)換結(jié)束”使能，則使EOC(7)PIO36，由此可使FPGA對(duì)ADC0809的轉(zhuǎn)換狀態(tài)進(jìn)行測(cè)控。 （17） VR1/“AIN1”：VR1電位器，通過它可以產(chǎn)生0V+5V 幅度可調(diào)的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時(shí)，VR1將與IN1自動(dòng)斷開）。若利用VR1產(chǎn)生被測(cè)電壓，則需使0809的第25腳置高電平，即選擇IN1通道，參考“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”。 （18） AIN0的特殊用法 ：系統(tǒng)板上設(shè)置了一個(gè)比較器電路，主要以LM311組成。若與D/A電路相結(jié)合，可以將目標(biāo)器件設(shè)計(jì)成逐次比較型A/

20、D變換器的控制器件參考“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”。 （19） 系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)和LCD控制單片機(jī)的復(fù)位端相連。因此兼作單片機(jī)的復(fù)位鍵。(20) 跳線座SPS ：短接“T_F”可以使用“在系統(tǒng)頻率計(jì)”。頻率輸入端在主板右側(cè)標(biāo)有“頻率計(jì)”處。模式選擇為“A”。短接“PIO48”時(shí)，信號(hào)PIO48可用，如實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1中的PIO48。平時(shí)應(yīng)該短路“PIO48”。(21) 目標(biāo)芯片萬(wàn)能適配座CON1/2 ：在目標(biāo)板的下方有兩條80個(gè)插針插座（GW48-CK系統(tǒng)），其連接信號(hào)如附圖1所示，此圖為用戶對(duì)此實(shí)驗(yàn)開發(fā)系統(tǒng)作二次開發(fā)提供了條件。

21、對(duì)于GW48-GK/PK2/EK系統(tǒng)，此適配座在原來的基礎(chǔ)上增加了20個(gè)插針，功能大為增強(qiáng)。增加的20插針信號(hào)與目標(biāo)芯片的連接方式可參考“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”、附圖11和第3節(jié)表格。GW48-EK系統(tǒng)中此20的個(gè)插針信號(hào)全開放。（22）+/-12V電源開關(guān)：在實(shí)驗(yàn)板左上角。有指示燈。電源提供對(duì)象：1）與082、311及DAC0832等相關(guān)的實(shí)驗(yàn)；2）模擬信號(hào)發(fā)生源；3）GW48-DSP/DSP+適配板上的D/A及參考電源；此電源輸出口可參見附圖1。平時(shí)，此電源必須關(guān)閉！（23）模擬信號(hào)發(fā)生源：（GK/PK2型含此）信號(hào)源主要用于DSP/SOPC實(shí)驗(yàn)及A/D高速采樣用信號(hào)源。使用方法如下： 1

22、）打開+/-12V電源；2）用一插線將右下角的某一頻率信號(hào)（如65536Hz）連向單片機(jī)上方插座“JP18”的INPUT端；3）這時(shí)在“JP17”的OUTPUT端及信號(hào)掛鉤“WAVE OUT”端同時(shí)輸出模擬信號(hào)，可用示波器顯示輸出模擬信號(hào)（這時(shí)輸出的頻率也是65536Hz） ；4）實(shí)驗(yàn)系統(tǒng)右側(cè)的電位器上方的3針座控制輸出是否加入濾波：向左端短路加濾波電容；向右短路斷開濾波電容；5）此電位器是調(diào)諧輸出幅度的，應(yīng)該將輸出幅度控制在0-5V內(nèi)。(24)使用舉例： 若模式鍵選中了“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1”，這時(shí)的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口PI/O3128（即PI/O31

23、、PI/O30、PI/O29、PI/O28）、PI/O2724、PI/O2320和PI/O1916 ，共4組4位二進(jìn)制I/O端口分別通過一個(gè)全譯碼型7段譯碼器輸向系統(tǒng)板的7段數(shù)碼管。這樣，如果有數(shù)據(jù)從上述任一組四位輸出，就能在數(shù)碼管上顯示出相應(yīng)的數(shù)值，其數(shù)值對(duì)應(yīng)范圍為： FPGA/CPLD輸出000000010010 1100110111101111 數(shù) 碼 管 顯 示 0 1 2 C D E F端口I/O3239分別與8個(gè)發(fā)光二極管D8D1相連，可作輸出顯示，高電平亮。還可分別通過鍵8和鍵7，發(fā)出高低電平輸出信號(hào)進(jìn)入端口I/049和48 ；鍵控輸出的高低電平由鍵前方的發(fā)光二極管D16和D15

24、顯示，高電平輸出為亮。此外，可通過按動(dòng)鍵4至鍵1，分別向FPGA/CPLD的PIO0PIO15輸入4位16進(jìn)制碼。每按一次鍵將遞增1，其序列為1，2，9，A，F(xiàn)。注意，對(duì)于不同的目標(biāo)芯片，其引腳的I/O標(biāo)號(hào)數(shù)一般是同GW48系統(tǒng)接口電路的“PIO”標(biāo)號(hào)是一致的（這就是引腳標(biāo)準(zhǔn)化），但具體引腳號(hào)是不同的，而在邏輯設(shè)計(jì)中引腳的鎖定數(shù)必須是該芯片的具體的引腳號(hào)。具體對(duì)應(yīng)情況需要參考第3節(jié)的引腳對(duì)照表。 第二節(jié) 實(shí)驗(yàn)電路結(jié)構(gòu)圖 1實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說明結(jié)合附圖2-1，以下對(duì)實(shí)驗(yàn)電路結(jié)構(gòu)圖中出現(xiàn)的信號(hào)資源符號(hào)功能作出一些說明：附圖2A 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖 (1）附圖2-1a是16進(jìn)制7段全譯碼器

25、，它有7位輸出，分別接7段數(shù)碼管的7個(gè)顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為最高位，A為最低位。例如，若所標(biāo)輸入的口線為PIO1916，表示PIO19接D、18接C、17接B、16接A。 (2）附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時(shí)，所按鍵對(duì)應(yīng)的發(fā)光管變亮，反之不亮。 (3)附圖2A-1c是16進(jìn)制碼（8421碼）發(fā)生器，由對(duì)應(yīng)的鍵控制輸出4位2進(jìn)制構(gòu)成的1位16進(jìn)制碼，數(shù)的范圍是00001111，即H0至HF。每按鍵一次，輸出遞增1，輸出進(jìn)入目標(biāo)芯片的4位2進(jìn)制數(shù)將顯示在該鍵對(duì)應(yīng)的數(shù)碼管上。 (4）直

26、接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對(duì)7段顯示譯碼器的設(shè)計(jì)學(xué)習(xí)。以圖NO.2為例，如圖所標(biāo)“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45.PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。 (5）附圖2-1d是單次脈沖發(fā)生器。每按一次鍵，輸出一個(gè)脈沖，與此鍵對(duì)應(yīng)的發(fā)光管也會(huì)閃亮一次，時(shí)間20ms。 （6）附圖2-1e是琴鍵式信號(hào)發(fā)生器，當(dāng)按下鍵時(shí)，輸出為高電平，對(duì)應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開鍵時(shí)，輸出為高電平，此鍵的功能可用于手動(dòng)控制脈沖的寬度。具有琴鍵式信號(hào)發(fā)生器的實(shí)驗(yàn)結(jié)構(gòu)圖是NO.3。2 各實(shí)驗(yàn)電路結(jié)構(gòu)圖特點(diǎn)與適用范圍簡(jiǎn)述 （1）結(jié)構(gòu)圖NO

27、.0：目標(biāo)芯片的PIO19至PIO44共8組4位2進(jìn)制碼輸出，經(jīng)外部的7段譯碼器可顯示于實(shí)驗(yàn)系統(tǒng)上的8個(gè)數(shù)碼管。鍵1和鍵2可分別輸出2個(gè)四位2進(jìn)制碼。一方面這四位碼輸入目標(biāo)芯片的PIO11PIO8和PIO15PIO12，另一方面，可以觀察發(fā)光管D1至D8來了解輸入的數(shù)值。例如，當(dāng)鍵1控制輸入PIO11PIO8的數(shù)為HA時(shí)，則發(fā)光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個(gè)高低電平信號(hào)發(fā)生器向目標(biāo)芯片的PIO7至PIO2輸入高電平或低電平，揚(yáng)聲器接在“SPEAKER”上，具體接在哪一引腳要看目標(biāo)芯片的類型，這需要查第3節(jié)的引腳對(duì)照表。如目標(biāo)芯片為FLEX10K10，則揚(yáng)聲器接在“3

28、”引腳上。目標(biāo)芯片的時(shí)時(shí)鐘輸入未在圖上標(biāo)出，也需查閱第3節(jié)的引腳對(duì)照表。例如，目標(biāo)芯片為XC95108，則輸入此芯片的時(shí)鐘信號(hào)有CLOCK0至CLOCK9，共4個(gè)可選的輸入端，對(duì)應(yīng)的引腳為65至80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設(shè)計(jì)頻率計(jì)，周期計(jì)，計(jì)數(shù)器等等。 (2)結(jié)構(gòu)圖NO.1：適用于作加法器、減法器、比較器或乘法器等。例如，加法器設(shè)計(jì)，可利用鍵4和鍵3輸入8 位加數(shù)；鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對(duì)應(yīng)的數(shù)碼管4-1，相加的和顯示于數(shù)碼管6和5；可令鍵8控制此加法器的最低位進(jìn)位。 (3)結(jié)構(gòu)圖NO.2：可用于作VGA視頻接口邏輯設(shè)計(jì)，或使用數(shù)

29、碼管8至數(shù)碼管5共4個(gè)數(shù)碼管作7段顯示譯碼方面的實(shí)驗(yàn)；而數(shù)碼管4至數(shù)碼管1，4個(gè)數(shù)碼管可作譯碼后顯示，鍵1和鍵2可輸入高低電平。 (4)結(jié)構(gòu)圖NO.3：特點(diǎn)是有8個(gè)琴鍵式鍵控發(fā)生器，可用于設(shè)計(jì)八音琴等電路系統(tǒng)。也可以產(chǎn)生時(shí)間長(zhǎng)度可控的單次脈沖。該電路結(jié)構(gòu)同結(jié)構(gòu)圖NO.0一樣，有8個(gè)譯碼輸出顯示的數(shù)碼管，以顯示目標(biāo)芯片的32位輸出信號(hào)，且8個(gè)發(fā)光管也能顯示目標(biāo)器件的8位輸出信號(hào)。 (5）結(jié)構(gòu)圖NO.4：適合于設(shè)計(jì)移位寄存器、環(huán)形計(jì)數(shù)器等。電路特點(diǎn)是，當(dāng)在所設(shè)計(jì)的邏輯中有串行2進(jìn)制數(shù)從PIO10輸出時(shí)，若利用鍵7作為串行輸出時(shí)鐘信號(hào)，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8至D1上逐位顯示出來，

30、這能很直觀地看到串出的數(shù)值。(6)結(jié)構(gòu)圖NO.5：此電路結(jié)構(gòu)有較強(qiáng)的功能，主要用于目標(biāo)器件與外界電路的接口設(shè)計(jì)實(shí)驗(yàn)。主要含以9大模塊： 1普通內(nèi)部邏輯設(shè)計(jì)模塊。在圖的左下角。此模塊與以上幾個(gè)電路使用方法相同，例如同結(jié)構(gòu)圖NO.3的唯一區(qū)別是8個(gè)鍵控信號(hào)不再是琴鍵式電平輸出，而是高低電平方式向目標(biāo)芯片輸入。此電路結(jié)構(gòu)可完成許多常規(guī)的實(shí)驗(yàn)項(xiàng)目。3VGA視頻接口。 4兩個(gè)PS/2鍵盤接口。5A/D轉(zhuǎn)換接口。 6D/A轉(zhuǎn)換接口。 7LM311接口。 8單片機(jī)接口。 9RS232通信接口。注意，結(jié)構(gòu)圖NO.5中并不是所有電路模塊都可以同時(shí)使用，這是因?yàn)楦髂K與目標(biāo)器件的IO接口有重合：1當(dāng)使用RAM/R

31、OM時(shí)，數(shù)碼管3、4、5、6、7、8共6各數(shù)碼管不能同時(shí)使用，這時(shí)，如果有必要使用更多的顯示，必須使用以下介紹的掃描顯示電路。但RAM/ROM可以與D/A轉(zhuǎn)換同時(shí)使用，盡管他們的數(shù)據(jù)口（PIO24、25、26、27、28、29、30、31）是重合的。這時(shí)如果希望將RAM/ROM中的數(shù)據(jù)輸入D/A中，可設(shè)定目標(biāo)器件的PIO24、25、26、27、28、29、30、31端口為高阻態(tài)；而如果希望用目標(biāo)器件FPGA直接控制D/A器件，可通過撥碼開關(guān)禁止RAM/ROM數(shù)據(jù)口。RAM/ROM能與VGA同時(shí)使用，但不能與PS/2同時(shí)使用，這時(shí)可以使用以下介紹的PS/2接口。2 .A/D不能與RAM/ROM同

32、時(shí)使用，由于他們有部分端口重合，若使用RAM/ROM，必須禁止ADC0809，而當(dāng)使用ADC0809時(shí)，應(yīng)該禁止RAM/ROM，如果希望A/D和RAM/ROM同時(shí)使用以實(shí)現(xiàn)諸如高速采樣方面的功能，必須使用含有高速A/D器件的適配板，如GWAK30+等型號(hào)的適配板。RAM/ROM不能與311同時(shí)使用，因?yàn)樵诙丝赑IO37上，兩者重合。(7)結(jié)構(gòu)圖NO.6：此電路與NO.2相似，但增加了兩個(gè)4位2進(jìn)制數(shù)發(fā)生器，數(shù)值分別輸入目標(biāo)芯片的PIO7PIO4和PIO3PIO0。例如，當(dāng)按鍵2時(shí)，輸入PIO7PIO4的數(shù)值將顯示于對(duì)應(yīng)的數(shù)碼管2，以便了解輸入的數(shù)值。(8）結(jié)構(gòu)圖NO.7：此電路適合于設(shè)計(jì)時(shí)鐘、

33、定時(shí)器、秒表等。因?yàn)榭衫面I8和鍵5分別控制時(shí)鐘的清零和設(shè)置時(shí)間的使能；利用鍵7、5和1進(jìn)行時(shí)、分、秒的設(shè)置。 (9）結(jié)構(gòu)圖NO.8：此電路適用于作并進(jìn)/串出或串進(jìn)/并出等工作方式的寄存器、序列檢測(cè)器、密碼鎖等邏輯設(shè)計(jì)。它的特點(diǎn)是利用鍵2、鍵1能序置8位2進(jìn)制數(shù)，而鍵6能發(fā)出串行輸入脈沖，每按鍵一次，即發(fā)一個(gè)單脈沖，則此8位序置數(shù)的高位在前，向PIO10串行輸入一位，同時(shí)能從D8至D1的發(fā)光管上看到串形左移的數(shù)據(jù)，十分形象直觀。 (10)結(jié)構(gòu)圖NO.9：若欲驗(yàn)證交通燈控制等類似的邏輯電路，可選此電路結(jié)構(gòu)。 (11)當(dāng)系統(tǒng)上的“模式指示”數(shù)碼管顯示“A”時(shí)，系統(tǒng)將變成一臺(tái)頻率計(jì)，數(shù)碼管8將顯示“

34、F”，“數(shù)碼6”至“數(shù)碼1”顯示頻率值，最低位單位是Hz。測(cè)頻輸入端為系統(tǒng)板右下側(cè)的插座。 (13)實(shí)驗(yàn)電路結(jié)構(gòu)圖COM：附圖11電路僅GW48-GK/PK2擁有，即以上所述的所有電路結(jié)構(gòu)，包括“實(shí)驗(yàn)電路結(jié)構(gòu)NO.0”至“實(shí)驗(yàn)電路結(jié)構(gòu)NO.B”共11套電路結(jié)構(gòu)模式為GW48-GK/PK2兩種系統(tǒng)共同擁有（兼容），把他們稱為通用電路結(jié)構(gòu)。即在原來的11套電路結(jié)構(gòu)模式中的每一套結(jié)構(gòu)圖中增加附圖11所示的“實(shí)驗(yàn)電路結(jié)構(gòu)圖COM”。例如，在GW48-PK2系統(tǒng)中，當(dāng)“模式鍵”選擇“5”時(shí)，電路結(jié)構(gòu)將進(jìn)入附圖7所示的實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5外，還應(yīng)該加入“實(shí)驗(yàn)電路結(jié)構(gòu)圖COM”。這樣，在每一電路模式中就能

35、比原來實(shí)現(xiàn)更多的實(shí)驗(yàn)項(xiàng)目。實(shí)驗(yàn)電路結(jié)構(gòu)圖COM”中各標(biāo)準(zhǔn)信號(hào)（PIOX）對(duì)應(yīng)的器件的引腳名，必須查第七節(jié)的表。實(shí)驗(yàn)電路結(jié)構(gòu)圖附圖2 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0 附圖3 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1附圖4 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.2 附圖5 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.3附圖6 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.4 附圖9 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.7附圖10 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.8 附圖11 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.9附圖8 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6 附圖12 GW48-PK2/PK3上掃描顯示模式時(shí)的連接方式：8數(shù)碼管掃描式顯示，輸入信號(hào)高電平有效第三節(jié) 步進(jìn)電機(jī)和直流電機(jī)使用說明附圖18 電機(jī)引腳連接原理圖附圖18是實(shí)驗(yàn)系統(tǒng)上的兩個(gè)電機(jī)的引腳圖，是以標(biāo)準(zhǔn)引腳方式標(biāo)注的，具體引腳要查附錄第3節(jié)表。例如步進(jìn)電機(jī)的Ap相接PIO65，對(duì)于SOPC板的EP1C6查表，對(duì)應(yīng)引腳為：219。直流電機(jī)的MA1和MA2相為PWM輸入控制端，cont為光電輸出給FPGA的轉(zhuǎn)速脈沖，接PIO66。注意，不