第4章組合邏輯電路

1、第第4章章 組合邏輯電路組合邏輯電路 4.1 組合邏輯電路的分析方法組合邏輯電路的分析方法4.2 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法4.3 常用中規(guī)模組合邏輯器件及應(yīng)用常用中規(guī)模組合邏輯器件及應(yīng)用 4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路 組合邏輯電路的一般框圖組合邏輯電路的一般框圖Fi = f i(A1, A2 , , An ) (i=1, 2, , m)工作特點(diǎn)工作特點(diǎn): : 組合邏輯電路工作特點(diǎn)組合邏輯電路工作特點(diǎn): :在任何時(shí)刻，電路的輸出狀態(tài)只在任何時(shí)刻，電路的輸出狀態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。取決于同一時(shí)刻的

2、輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。結(jié)構(gòu)特點(diǎn)結(jié)構(gòu)特點(diǎn):1、輸出、輸入之間沒有反饋延遲通路，、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元、不含記憶單元 A1 A2 An F1 F2 Fm 組組合合邏邏輯輯電電路路 組合邏輯電路的特點(diǎn)組合邏輯電路的特點(diǎn)第4章 組合邏輯電路 所謂所謂邏輯電路的分析邏輯電路的分析，就是找出給定邏輯電路輸出和輸入，就是找出給定邏輯電路輸出和輸入之間的之間的邏輯關(guān)系邏輯關(guān)系，并指出電路的，并指出電路的邏輯功能邏輯功能。分析過程一般按下列步驟進(jìn)行分析過程一般按下列步驟進(jìn)行： (1) 根據(jù)給定的邏輯電路，從輸入端開始，逐級(jí)推根據(jù)給定的邏輯電路，從輸入端開始，逐級(jí)推導(dǎo)出輸出端

3、的邏輯函數(shù)表達(dá)式。導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。 (2) 根據(jù)輸出函數(shù)表達(dá)式列出真值表。根據(jù)輸出函數(shù)表達(dá)式列出真值表。 (3) 用文字概括出電路的邏輯功能。用文字概括出電路的邏輯功能。 4.1 組合邏輯電路的分析組合邏輯電路的分析 第4章 組合邏輯電路 解解：根據(jù)給出的邏輯圖， 逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式： 【例4.1.1】 分析圖4.1.1所示組合邏輯電路的邏輯功能。 ACPBCPABP 321,ACBCABACBCABPPPF 321第4章 組合邏輯電路 A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 由真值表可以看出，在三

4、個(gè)輸入變量中，只要有兩個(gè)或由真值表可以看出，在三個(gè)輸入變量中，只要有兩個(gè)或兩個(gè)以上的輸入變量為兩個(gè)以上的輸入變量為1，則輸出函數(shù)，則輸出函數(shù)F為為1，否則為，否則為0，它，它表示了一種表示了一種“少數(shù)服從多數(shù)少數(shù)服從多數(shù)”的邏輯關(guān)系。因此可以將該電的邏輯關(guān)系。因此可以將該電路概括為：路概括為：三變量多數(shù)表決器三變量多數(shù)表決器。 ACBCABF 第4章 組合邏輯電路 B A 1 C Y X Z 1 1 & & & & & & 例例2 試分析下圖所示組合邏輯電路的邏輯功能。試分析下圖所示組合邏輯電路的邏輯功能。解：解：1 1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)、根據(jù)邏輯電路寫出各輸出端的邏

5、輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換。行化簡(jiǎn)和變換。BABAY CACAZ AX 第4章 組合邏輯電路 2 2、列寫真值表、列寫真值表BABA CACA 真值表真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010BABAY CACAZ AX 第4章 組合邏輯電路 這個(gè)電路邏輯功能是對(duì)輸入這個(gè)電路邏輯功能是對(duì)輸入的二進(jìn)制碼求反碼。最高位為的二進(jìn)制碼求反碼。最高位為符號(hào)位，符號(hào)位，0表示正數(shù)，表示正數(shù)，1表示負(fù)表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原

6、碼的基負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。礎(chǔ)上逐位求反。3、確定電路邏輯功能、確定電路邏輯功能真值表真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010第4章 組合邏輯電路 4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲(chǔ)器、可編程邏輯器件來實(shí)采用中規(guī)模集成電路器件或存儲(chǔ)器、可編程邏輯器件來實(shí)現(xiàn)?，F(xiàn)。 雖然采用中、大規(guī)模集成電路設(shè)計(jì)時(shí)，其最佳含義及雖然采

7、用中、大規(guī)模集成電路設(shè)計(jì)時(shí)，其最佳含義及設(shè)計(jì)方法都有所不同，設(shè)計(jì)方法都有所不同，但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ)路設(shè)計(jì)的基礎(chǔ)。第4章 組合邏輯電路 組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：1、邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式由真值表寫出邏輯表達(dá)式; ;5、畫出邏輯圖。畫出邏輯圖。4、根據(jù)器件的類型根據(jù)器件的類型, ,

8、簡(jiǎn)化和變換邏輯表達(dá)式；簡(jiǎn)化和變換邏輯表達(dá)式；第4章 組合邏輯電路 解解: （1）邏輯抽象）邏輯抽象輸入變量為輸入變量為A、B、C，分別表示三類郵件。，分別表示三類郵件。輸出變量分別為輸出變量分別為FA、FB、FC ，分別表示指示要處理的郵件。，分別表示指示要處理的郵件。郵件處理郵件處理指示器指示器ABCFAFBFC第4章 組合邏輯電路 A B C FAFBFC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000011110011000001000000（2）列真值表）列真值表（3）寫邏輯函數(shù)式）寫邏輯函數(shù)式AFABAFBCBAFC第4章 組合邏輯電路 （4）畫

9、出邏輯電路。）畫出邏輯電路。根據(jù)以上表達(dá)式畫出的邏輯電路如圖所示。根據(jù)以上表達(dá)式畫出的邏輯電路如圖所示。 AFABAFBCBAFC&11ABCFAFBFC11第4章 組合邏輯電路 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)1 1位數(shù)值比較器：對(duì)兩個(gè)位數(shù)值比較器：對(duì)兩個(gè)1 1位數(shù)字進(jìn)行位數(shù)字進(jìn)行比較，以判斷其大小的邏輯電路。比較，以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù)輸入：兩個(gè)一位二進(jìn)制數(shù) A、B。 輸出：輸出： FBA=1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真值表一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸輸 出出輸輸 入入第4章 組合

10、邏輯電路 BAF 1BAF 2ABBAF 3BABAF 1BABAF 2BABABABABABA 第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 4.3 常用常用MSI組合邏輯器件及應(yīng)用組合邏輯器件及應(yīng)用 4.3.1 編碼器編碼器4.3.2 譯碼器譯碼器4.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 4.3.4 數(shù)據(jù)分配器數(shù)據(jù)分配器4.3.5 數(shù)值比較器數(shù)值比較器4.3.6 加法器加法器第4章 組合邏輯電路 4.3.1 編碼器編碼器能夠?qū)崿F(xiàn)編碼功能的電路稱為編碼器能夠?qū)崿F(xiàn)編碼功能的電路稱為編碼器 (Encoder)。m和和n之間的關(guān)系為之間的關(guān)系

11、為m2n當(dāng)當(dāng)m=2n時(shí)，稱為二進(jìn)制編碼器時(shí)，稱為二進(jìn)制編碼器m=10，n=4時(shí)稱為二時(shí)稱為二-十進(jìn)制十進(jìn)制 (BCD) 編碼器編碼器第4章 組合邏輯電路 普通編碼器的特點(diǎn)是：任何時(shí)刻只允許輸入一個(gè)有效普通編碼器的特點(diǎn)是：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)，信號(hào)，不允許出現(xiàn)多個(gè)輸入同時(shí)有效不允許出現(xiàn)多個(gè)輸入同時(shí)有效的情況，否則編碼器的情況，否則編碼器將產(chǎn)生錯(cuò)誤的輸出。將產(chǎn)生錯(cuò)誤的輸出。常用的編碼器有普通編碼器和優(yōu)先編碼器兩類常用的編碼器有普通編碼器和優(yōu)先編碼器兩類 優(yōu)先編碼器則在優(yōu)先編碼器則在一定條件下允許多個(gè)輸入同時(shí)有效一定條件下允許多個(gè)輸入同時(shí)有效，它能夠根據(jù)事先安排好的優(yōu)先順序只對(duì)優(yōu)先級(jí)別最高

12、的有它能夠根據(jù)事先安排好的優(yōu)先順序只對(duì)優(yōu)先級(jí)別最高的有效輸入信號(hào)進(jìn)行編碼。效輸入信號(hào)進(jìn)行編碼。第4章 組合邏輯電路 74LS148是一種帶擴(kuò)展功能的二進(jìn)制優(yōu)先編碼器是一種帶擴(kuò)展功能的二進(jìn)制優(yōu)先編碼器1.二進(jìn)制優(yōu)先編碼器二進(jìn)制優(yōu)先編碼器常用中規(guī)模優(yōu)先編碼器有常用中規(guī)模優(yōu)先編碼器有74LS148(8線線-3線優(yōu)先編碼器）、線優(yōu)先編碼器）、74LS147（10線線-4線線BCD優(yōu)先編碼器）優(yōu)先編碼器）在邏輯符號(hào)中，在邏輯符號(hào)中，小圓圈小圓圈表示低電平有效表示低電平有效第4章 組合邏輯電路 第4章 組合邏輯電路 表表4.3.174LS148的功能表的功能表 輸入輸入 輸出輸出 S1000000000

13、1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 101234567IIIIIIII210Y Y YEXSYY第4章 組合邏輯電路 2.二二-十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器二二-十進(jìn)制優(yōu)先編碼器也稱十進(jìn)制優(yōu)先編碼器也稱BCD優(yōu)先編碼器優(yōu)先編碼器圖圖4.3.374LS147的邏輯符號(hào)的邏輯符號(hào)第4章 組合邏輯電路

14、表表4.3.274LS147的功能表的功能表 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0123456789IIIIIIIII3210Y Y Y Y第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 譯碼是編碼的逆過程，譯碼器譯碼是編碼的逆過程，譯碼器(D

15、ecoder)的邏輯功能是的邏輯功能是將輸入二進(jìn)制代碼的原意將輸入二進(jìn)制代碼的原意“譯成譯成”相應(yīng)的狀態(tài)信息。相應(yīng)的狀態(tài)信息。4.3.2譯碼器譯碼器 譯碼器有兩種類型：譯碼器有兩種類型： 一類是一類是變量譯碼器變量譯碼器，也稱，也稱唯一地址譯碼器唯一地址譯碼器，常用于計(jì)，常用于計(jì)算機(jī)中將一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)；算機(jī)中將一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)； 另一類是另一類是顯示譯碼器顯示譯碼器，主要用于驅(qū)動(dòng)數(shù)碼管顯示數(shù)字，主要用于驅(qū)動(dòng)數(shù)碼管顯示數(shù)字或字符。或字符。第4章 組合邏輯電路 地址譯碼器的原理框圖如圖地址譯碼器的原理框圖如圖4.3.4所示，它有所示，它有n個(gè)輸入個(gè)輸入端、端、m個(gè)譯碼

16、輸出端，個(gè)譯碼輸出端，m2n。譯碼器工作時(shí)，對(duì)于。譯碼器工作時(shí)，對(duì)于n變量變量的每一組輸入代碼，的每一組輸入代碼，其其余輸出均為無效電平余輸出均為無效電平。 第4章 組合邏輯電路 二進(jìn)制譯碼器有二進(jìn)制譯碼器有n位輸入、位輸入、2n位輸出。位輸出。常用的中規(guī)模集成芯片有常用的中規(guī)模集成芯片有74LS139（雙（雙2線線-4線譯碼器）、線譯碼器）、74LS138(3線線-8線譯碼器線譯碼器)、74LS154（4線線-16線譯碼器）線譯碼器）等。等。1.二進(jìn)制譯碼器二進(jìn)制譯碼器1）譯碼器的功能描述）譯碼器的功能描述第4章 組合邏輯電路 （1）2-4譯碼器譯碼器013012011010AAEYAAEY

17、AAEYAAEY 第4章 組合邏輯電路 表表4.3.32-4譯碼器的功能表譯碼器的功能表 EA1 A010000 0 00 11 01 11 1 1 10 1 1 11 0 1 1 1 1 0 11 1 1 00123YYYY013012011010AAYAAYAAYAAY 0,1,2,3i 0E）（，時(shí)，時(shí)，因此，當(dāng)因此，當(dāng) iimY 0E時(shí)，當(dāng) 第4章 組合邏輯電路 LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸 入功能表功能表 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 第4章

18、組合邏輯電路 （2）3-8譯碼器譯碼器 A0 A1 A2 3E 2E E1 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引腳圖引腳圖邏輯符號(hào)邏輯符號(hào) 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 第4章 組合邏輯電路 74HC138集成譯碼器內(nèi)部邏輯電路集成譯碼器內(nèi)部邏輯電路 E1 A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1 & & & & & & & & 1 1 1 4Y 5Y 6Y 7Y 2E 3E & & & &

19、 & & & & & 0123210AAAEEEY 0123212AAAEEEY 0123211AAAEEEY 0123217AAAEEEY 第4章 組合邏輯電路 2E3E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E1輸輸 出出輸輸 入入A1A074HC138集成譯碼器功能表集成譯碼器功能表第4章 組合邏輯電路 00120m

20、AAAY10121mAAAY20122mAAAY30123mAAAY50125mAAAY60126mAAAY40124mAAAY70127mAAAY0123210AAAEEEY 0123212AAAEEEY 0123211AAAEEEY 0123217AAAEEEY iimY 001321 EEE第4章 組合邏輯電路 可見，譯碼器的每一個(gè)輸出函數(shù)對(duì)應(yīng)輸入變量的一組可見，譯碼器的每一個(gè)輸出函數(shù)對(duì)應(yīng)輸入變量的一組取值，取值，當(dāng)使能端有效時(shí)，它正好是輸入變量最小項(xiàng)的非當(dāng)使能端有效時(shí)，它正好是輸入變量最小項(xiàng)的非。因此變量譯碼器也稱為因此變量譯碼器也稱為最小項(xiàng)發(fā)生器最小項(xiàng)發(fā)生器。 iimY 當(dāng)使能端有效

21、時(shí)，第4章 組合邏輯電路 2）譯碼器的擴(kuò)展）譯碼器的擴(kuò)展圖圖4.3.7采用采用2片片3-8譯碼器擴(kuò)展成譯碼器擴(kuò)展成 第4章 組合邏輯電路 74H C138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3 A0 A1 A2 1/274H C139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3 A0 A1 A2 (I) 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3

22、 A0 A1 A2 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3 A0 A1 A2 (II) (III) 用用74X139和和74X138構(gòu)成構(gòu)成第4章 組合邏輯電路 二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：（1）實(shí)現(xiàn)邏輯函數(shù)；）實(shí)現(xiàn)邏輯函數(shù)；（2）實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼；）實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼；（3）帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器。）帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器。 3）譯碼器的應(yīng)用）譯碼器的應(yīng)用第4章 組合邏輯電路 3 3線線88線譯碼器的線譯碼器的 含三變量函數(shù)的全部最

23、小項(xiàng)。含三變量函數(shù)的全部最小項(xiàng)。Y Y0 0Y Y7 7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)?；谶@一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。CBAAAAY01200m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3 A0 A1 A2 A0 +5V Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBCAY .當(dāng)當(dāng)E1 =1 ，E2 = E3 = 0時(shí)時(shí)第4章 組合邏輯電路 7620mmmm 7620mmmm ABCAL 用一片用一片74HC138實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式首先將

24、函數(shù)式變換為最小項(xiàng)之和的形式 在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)組合邏輯函數(shù). +5V A B C L & 7620YYYY ABCCABCBACBAL 第4章 組合邏輯電路 數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。從數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖數(shù)據(jù)分配器示意圖 數(shù)數(shù)據(jù)據(jù)輸輸入入 通通道道選選擇擇信信號(hào)號(hào) Y0 Y1 Y7 （3）用）用74HC138組成數(shù)據(jù)分配器組成數(shù)據(jù)分配器第4章 組合邏輯電路

25、 用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E1 E2 E3 A0 A1 A2 +5V E1 D= E2 Y0 Y2 010CBAEEEY3212 CBA當(dāng)當(dāng)ABC = 010 ，E1=1，E2=D，E3=0時(shí)，時(shí)，Y2=D第4章 組合邏輯電路 采用采用Multisim軟件對(duì)電路仿真軟件對(duì)電路仿真第4章 組合邏輯電路 輸輸 入入輸輸 出出E1E E3 3E E2 2A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDL

26、HHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時(shí)的功能表譯碼器作為數(shù)據(jù)分配器時(shí)的功能表 第4章 組合邏輯電路 二二-十進(jìn)制譯碼器也稱十進(jìn)制譯碼器也稱BCD譯碼器譯碼器，它的功能是，它的功能是將輸入的一位將輸入的一位BCD碼（四位二進(jìn)制代碼碼（四位二進(jìn)制代碼)譯成譯成10個(gè)高、個(gè)高、低電平輸出信號(hào)，因此也叫低電平輸出信號(hào)，因此也叫4-10譯碼器譯碼器。2.二二十進(jìn)制譯碼器十進(jìn)制譯碼器12345678910111213141516Y1Y2Y3Y4Y5Y6Y0GNDY7Y8Y9A3

27、A2A1A0VCC第4章 組合邏輯電路 74LS42的功能表的功能表 第4章 組合邏輯電路 3.顯示譯碼器顯示譯碼器 脈脈沖沖信信號(hào)號(hào) 計(jì)計(jì)數(shù)數(shù)器器 譯譯碼碼器器 驅(qū)驅(qū)動(dòng)動(dòng)器器 顯顯示示器器 KHz 第4章 組合邏輯電路 （1 1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。 第4章 組合邏輯電路 由于數(shù)碼管有共陰、共陽之分，因此常用的顯示由于數(shù)碼管有共陰、共陽之分，因此常用的顯示譯碼器也分兩類：譯碼器也分兩類： 一類譯碼器的輸出為低電平有效，如一類譯碼器的輸出為低電平有效，如74LS46、74LS47等，可等，可驅(qū)動(dòng)共陽極數(shù)碼管驅(qū)動(dòng)共陽極

28、數(shù)碼管； 另一類譯碼器的輸出為高電平有效，如另一類譯碼器的輸出為高電平有效，如74LS48、74LS49等，可等，可驅(qū)動(dòng)共陰極數(shù)碼管驅(qū)動(dòng)共陰極數(shù)碼管。（2 2）常用的集成七段顯示譯碼器）常用的集成七段顯示譯碼器 第4章 組合邏輯電路 74LS4774LS48第4章 組合邏輯電路 圖圖4.3.12七段顯示譯碼器七段顯示譯碼器 第4章 組合邏輯電路 第4章 組合邏輯電路 輸入輸入 輸輸 出出 功能及功能及顯示字符顯示字符 LTRBID3 D2 D1 D00111111111110 1 0000 0000000100100011010001010110011110001001100111111111

29、10000000111111111111110000001100111100100100000110100110001001001100000000111100000000001100試燈輸入試燈輸入紋波滅零輸入紋波滅零輸入熄滅輸入熄滅輸入0123456789RBO/BIgfedcba第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 圖圖4.3.13具有滅具有滅0控制功能的數(shù)碼顯示系統(tǒng)控制功能的數(shù)碼顯示系統(tǒng) 第4章 組合邏輯電路 第4章 組合邏輯電路 4.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇的功能：在通道選數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通擇信號(hào)的作用下，將多個(gè)

30、通道的數(shù)據(jù)分時(shí)傳送到公共的道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱“多路開關(guān)多路開關(guān)” ” 。 通通道道選選擇擇數(shù)數(shù)據(jù)據(jù)輸輸出出 I0 I1 12 nI 第4章 組合邏輯電路 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 2 2 位地址位地址碼輸入端碼輸入端使能信號(hào)輸使能信號(hào)輸入端，低電入端，低電平有效平有效1 1路數(shù)據(jù)輸路數(shù)據(jù)輸出端出端數(shù)數(shù)據(jù)據(jù)輸輸入入端端第4章 組合邏輯電路 0 0I

31、 I3 30 11 01 1=1=1=0=0 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 301201101001ISSISSISSISSY 33221100mImImImIY 01YS0S1E地址使能輸出輸 入功能表功能表000I0001I1010I2011I3第4章 組合邏輯電路 （1）8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74HC151YYE74LS15174LS151S2S1S0YD7D6D5D4D3D2D1D0Y常用的集成數(shù)據(jù)選擇器有常用的集成數(shù)據(jù)選擇器有74LS157(四四2選選1)、74LS153(雙雙4選選1)、74LS151（8選選1)、74LS150（16

32、選選1）等。）等。第4章 組合邏輯電路 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1 & & & & & & & & & & 1 1 2 2個(gè)互補(bǔ)個(gè)互補(bǔ)輸出端輸出端8 8 路數(shù)據(jù)路數(shù)據(jù)輸入端輸入端1 1個(gè)使能個(gè)使能輸入端輸入端3 3 個(gè)地址個(gè)地址輸入端輸入端74LS151的內(nèi)部邏輯圖的內(nèi)部邏輯圖第4章 組合邏輯電路 輸 入輸 出使 能選 擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD70D1D2D3D4D5D6D7D70126012501240123012

33、201210120012DSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSY 70iiiDmY當(dāng)當(dāng)E=1時(shí)，時(shí)，Y=0 。 當(dāng)當(dāng)E=0時(shí)時(shí)第4章 組合邏輯電路 數(shù)據(jù)選擇器的應(yīng)用很廣，典型應(yīng)用有以下幾個(gè)方面：數(shù)據(jù)選擇器的應(yīng)用很廣，典型應(yīng)用有以下幾個(gè)方面： 作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送。作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送。 實(shí)現(xiàn)組合邏輯函數(shù)。實(shí)現(xiàn)組合邏輯函數(shù)。 在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并串轉(zhuǎn)換。串轉(zhuǎn)換。 產(chǎn)生序列信號(hào)。產(chǎn)生序列信號(hào)。 第4章 組合邏輯電路 數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制控制Di ，就可得到不同的邏輯函數(shù)。就可得到不同的邏輯

34、函數(shù)。當(dāng)當(dāng)D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時(shí)：時(shí)：當(dāng)當(dāng)D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時(shí)：時(shí)：iiimDY 706421mmmmY 7530mmmmY 當(dāng)當(dāng)E=0時(shí)時(shí)：YYE74LS15174LS151S2S1S0YD7D6D5D4D3D2D1D0Y第4章 組合邏輯電路 比較比較Y與與L，當(dāng)，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)時(shí)，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYABC10Y=LABCBABCAL CABABCBABCAABCBABCAL C)C(C0 E2SA 1SB 0

35、SC 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 解解:第4章 組合邏輯電路 a a、將函數(shù)變換成最小項(xiàng)表達(dá)式、將函數(shù)變換成最小項(xiàng)表達(dá)式b b、將使器件處于使能狀態(tài)、將使器件處于使能狀態(tài)c c、地址、地址信號(hào)信號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量作為函數(shù)的輸入變量d d、處理數(shù)據(jù)輸入、處理數(shù)據(jù)輸入D0D7信號(hào)電平。信號(hào)電平。 邏輯表達(dá)式中有邏輯表達(dá)式中有mi ，則相應(yīng)，則相應(yīng)Di =1，其他的數(shù)據(jù)輸，其他的數(shù)據(jù)輸入端均為入端均為0?？偨Y(jié)總結(jié): :第4章 組合邏輯電路 將兩片將兩片74151組成二位組成二位8選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器 擴(kuò)展

36、擴(kuò)展 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 第4章 組合邏輯電路 將將兩片兩片74LS151連接成一個(gè)連接成一個(gè)16選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器 D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4

37、 D5 D6 D7 S0 S2 S1 E Y D8 D9 D10 D11 D12 D13 D14 D15 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1 1 (I) 74HC151 (II) 第4章 組合邏輯電路 0 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換 S0 S1 L S2 0 1 0 0 1 1 0 1 第4章 組合邏輯電路 【例【例4.3.4】 試用試用4選選1MUX實(shí)現(xiàn)三變量函數(shù)：實(shí)現(xiàn)三變量函數(shù)： ( , ,)F A B CABC

38、ABCABCABC解：（解：（1）確定）確定4選選1MUX的地址輸入，將的地址輸入，將A1、A0分別接分別接A、B,則則F可寫成可寫成 0012012Fm Cm CmCm CmmCm C（2）確定）確定4選選1MUX的數(shù)據(jù)輸入的數(shù)據(jù)輸入3322110030DmDmDmDmDmYiii 比較比較Y與與F0, 13210 DCDCDD第4章 組合邏輯電路 0, 13210 DCDCDD01ABAA 第4章 組合邏輯電路 數(shù)據(jù)分配器又稱多路分配器數(shù)據(jù)分配器又稱多路分配器(DEMUX)，其功能與數(shù)，其功能與數(shù)據(jù)選擇器相反，它可以將一路輸入數(shù)據(jù)按據(jù)選擇器相反，它可以將一路輸入數(shù)據(jù)按n位地址分送到位地址分

39、送到2n個(gè)數(shù)據(jù)輸出端上。個(gè)數(shù)據(jù)輸出端上。4.3.4數(shù)據(jù)分配器數(shù)據(jù)分配器 數(shù)數(shù)據(jù)據(jù)輸輸入入 通通道道選選擇擇信信號(hào)號(hào) Y0 Y1 Y7 第4章 組合邏輯電路 圖4.3.24用譯碼器實(shí)現(xiàn)DEMUX 第4章 組合邏輯電路 圖4.3.25多通道數(shù)據(jù)分時(shí)傳送 數(shù)據(jù)分配器常與數(shù)據(jù)選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時(shí)傳送。第4章 組合邏輯電路 第4章 組合邏輯電路 數(shù)值比較器是對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行數(shù)值比數(shù)值比較器是對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行數(shù)值比較，并判定其關(guān)系大小的組合邏輯電路，比較結(jié)果有較，并判定其關(guān)系大小的組合邏輯電路，比較結(jié)果有AB、A B0A0 B0A0 = B0A1 = B1A1 = B1

40、A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸輸 出出輸輸 入入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBA FBA 高位片高位片輸出輸出低位片低位片 A0 B0

41、A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 0 1 0 FAB FA=B FAB B3A3B0A0B7A7B4A4第4章 組合邏輯電路 用兩用兩片片74LS85組成組成16位數(shù)值比較器（串聯(lián)位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。擴(kuò)展方式）。 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1

42、B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 高位片高位片 輸出輸出低位片低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB

43、 IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 采用串聯(lián)擴(kuò)展方式采用串聯(lián)擴(kuò)展方式數(shù)值比較器數(shù)值比較器第4章 組合邏輯電路 用用7 74HC85組成組成1616位數(shù)值比較器的并聯(lián)擴(kuò)展方式。位數(shù)值比較器的并聯(lián)擴(kuò)展方式。 A0 B0 A12 B12 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A3 B3

44、 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出輸出第4章 組合邏輯電路 圖圖4.3.27用用4位數(shù)值比較器擴(kuò)展為位數(shù)值比較器擴(kuò)展為8位數(shù)值比較器位數(shù)值比較器 第4章 組合邏輯電路 圖4.3.284位比較器擴(kuò)展為16位比較器 第4章 組合邏輯電路 4.3.6 算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路 A B S C H

45、A FA Ai Bi Ci-1 Ci Si 在兩個(gè)在兩個(gè)1 1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來的進(jìn)位的相加位二進(jìn)制數(shù)相加時(shí)，不考慮低位來的進(jìn)位的相加-半加半加在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加-全加全加 半加器半加器全加器全加器兩個(gè)兩個(gè)1 1位二進(jìn)制數(shù)相加位二進(jìn)制數(shù)相加: :第4章 組合邏輯電路 不考慮低位進(jìn)位，將兩個(gè)不考慮低位進(jìn)位，將兩個(gè)1 1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式1000C011110101000SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS

46、 BABAS 如用與非門實(shí)現(xiàn)最少要幾個(gè)門如用與非門實(shí)現(xiàn)最少要幾個(gè)門? ?C = AB 邏輯圖邏輯圖第4章 組合邏輯電路 1110100110010100全加器真值表全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。111011101001110010100000CiSCi-1BA第4章 組合邏輯電路 你能用你能用7415174138設(shè)計(jì)設(shè)計(jì)全加器嗎全加器嗎? ? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路用這兩種器件組成邏輯函數(shù)產(chǎn)生電路, ,有什么不同有什么不同? ?-1i-1

47、i-1i-1i-1i CBAABCCBACBACBAS -1i-1i-1io)( CBAABBCACBAABC S A B Ci-1 Ci BA 1 - iCBA AB 1 - i)(CBA 1 CO CO A B S Ci Ci-1 C O C I 于是可得全加器的邏輯表達(dá)式為于是可得全加器的邏輯表達(dá)式為第4章 組合邏輯電路 如何用如何用1 1位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位加法器運(yùn)算速度不高。加

48、法器運(yùn)算速度不高。 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2 FA3 0 0第4章 組合邏輯電路 定義兩個(gè)中間變量定義兩個(gè)中間變量Gi和和Pi ： 提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無需等待最低位的進(jìn)位信號(hào)。信號(hào)，而無需等待最低位的進(jìn)位信號(hào)。定義第定義第i 位的進(jìn)位信號(hào)（位的進(jìn)位信號(hào)（Ci ）：）：1 iiiiiiC)BA(BACP()iiiABGiii

49、AB1GPiiiiCC第4章 組合邏輯電路 4 4位全加器進(jìn)位信號(hào)的產(chǎn)生：位全加器進(jìn)位信號(hào)的產(chǎn)生：C0= G0+ +P0 C-1 C1= G1+ +P1 C0C1 = G1+ +P1 G0+ P1P0 C-1 C2= G2+ +P2 C1 C2 = G2+ +P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+ +P3 C2 = G3+ +P3 （G2+ P2 C1 )=G3+ +P3 G2+P3P2 C1 =G3+ +P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+ +P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Ci= GiPi Ci-

50、1 P()iiiABGiiiAB第4章 組合邏輯電路 集成超前進(jìn)位產(chǎn)生器集成超前進(jìn)位產(chǎn)生器74LS182 Cn+x Cn+y Cn+z 3P3 Cn & & 1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G& & & & & & & & & & & & 內(nèi)內(nèi)部部邏邏輯輯圖圖 74LS182 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 邏輯符號(hào)邏輯符號(hào)第4章 組合邏輯電路 超前進(jìn)位集成4位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 C1 74HC283 B3 CO S3 S2 S1 S0 7474HC2

51、83 3邏輯框圖邏輯框圖 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 74HC283引腳圖引腳圖第4章 組合邏輯電路 B3 A3 B2 A2 B1 A1 B0 A0 C1 & 1 & 1 & 1 & 1 & 1 1 1 & & & & CO (C3) & P3 1 1 & & & & P2 1 1 & & & P1 1 1 & & P0 1 1 S3 1 S2 1 S1 1 S0 74HC283邏輯框圖邏輯框圖第4章 組合邏輯電路 例例1. 1. 用兩片用兩片7

52、4LS283構(gòu)成一個(gè)構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器。位二進(jìn)制數(shù)加法器。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。第4章 組合邏輯電路 B1 B0 B3 B2 A1 A0 A3 A2 S3 74283 S

53、2 S1 S0 C1 CO 0 8421碼輸入碼輸入余余3 3碼輸出碼輸出1 10 0例例. 用用74283構(gòu)成將構(gòu)成將8421BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路。碼的碼制轉(zhuǎn)換電路。8421碼碼余余3碼碼000000010010001101000101+0011+0011+0011CO第4章 組合邏輯電路 【例【例4.3.6】試用】試用4位二進(jìn)制全加器位二進(jìn)制全加器74LS283構(gòu)成一位構(gòu)成一位8421BCD碼加法電路。碼加法電路。解：解：4位二進(jìn)制加法器按二進(jìn)制數(shù)規(guī)則進(jìn)行加法運(yùn)算，運(yùn)算位二進(jìn)制加法器按二進(jìn)制數(shù)規(guī)則進(jìn)行加法運(yùn)算，運(yùn)算結(jié)果也是用二進(jìn)制數(shù)表示。結(jié)果也是用二進(jìn)制數(shù)表示。 十

54、進(jìn)制數(shù)加法的進(jìn)位規(guī)則是十進(jìn)制數(shù)加法的進(jìn)位規(guī)則是“逢逢10進(jìn)進(jìn)1”，且運(yùn)算結(jié)果也，且運(yùn)算結(jié)果也應(yīng)該用應(yīng)該用8421BCD碼來表示，因此必須將二進(jìn)制加法器的運(yùn)算碼來表示，因此必須將二進(jìn)制加法器的運(yùn)算結(jié)果結(jié)果進(jìn)行修正進(jìn)行修正，才能得到，才能得到等值的等值的8421BCD碼。碼。表表4.3.12十進(jìn)制數(shù)十進(jìn)制數(shù)019與二進(jìn)制數(shù)、與二進(jìn)制數(shù)、8421BCD碼的對(duì)應(yīng)關(guān)系碼的對(duì)應(yīng)關(guān)系 等效等效十進(jìn)十進(jìn)制數(shù)制數(shù)兩個(gè)碼相加求和兩個(gè)碼相加求和輸出（）碼輸出（）碼進(jìn)位進(jìn)位和（二進(jìn)制數(shù)）和（二進(jìn)制數(shù)）十位十位個(gè)位個(gè)位C C4 4S S3 3S S2 2S S1 1S S0 0D D1010D D3 3D D2 2D

55、D1 1D D0 00 00 00 00 00 00 00 00 00 00 00 01 10 00 00 00 01 10 00 00 00 01 12 20 00 00 01 10 00 00 00 01 10 03 30 00 00 01 11 10 00 00 01 11 14 40 00 01 10 00 00 00 01 10 00 05 50 00 01 10 01 10 00 01 10 01 16 60 00 01 11 10 00 00 01 11 10 07 70 00 01 11 11 10 00 01 11 11 18 80 01 10 00 00 00 01 10

56、00 00 09 90 01 10 00 01 10 01 10 00 01 110100 01 10 01 10 01 10 00 00 00 011110 01 10 01 11 11 10 00 00 01 112120 01 11 10 00 01 10 00 01 10 013130 01 11 10 01 11 10 00 01 11 114140 01 11 11 10 01 10 01 10 00 015150 01 11 11 11 11 10 01 10 01 116161 10 00 00 00 01 10 01 11 10 017171 10 00 00 01 11 1

57、0 01 11 11 118181 10 00 01 10 01 11 10 00 00 019191 10 00 01 11 11 11 10 00 01 1第4章 組合邏輯電路 B1B0B3B2A1A0A3 A2S374LS283S2S1S0C4 C0第4章 組合邏輯電路 從表中還可看出，當(dāng)從表中還可看出，當(dāng)8421BCD碼有進(jìn)位時(shí)，碼有進(jìn)位時(shí)，D10=1,因此因此可以將可以將D10看做修正標(biāo)志?？醋鲂拚龢?biāo)志。當(dāng)當(dāng)D10=0，即二進(jìn)制數(shù)，即二進(jìn)制數(shù)9（1001）時(shí)，不需要修正；）時(shí)，不需要修正；當(dāng)當(dāng)D10=1，即二進(jìn)制數(shù)，即二進(jìn)制數(shù)10（1010）時(shí)，需要修正。）時(shí)，需要修正。通過表通過表

58、4.3.12求出求出D10與與C4、S3S0的邏輯關(guān)系并構(gòu)成校正電路，的邏輯關(guān)系并構(gòu)成校正電路，則可實(shí)現(xiàn)二進(jìn)制運(yùn)算結(jié)果到則可實(shí)現(xiàn)二進(jìn)制運(yùn)算結(jié)果到8421BCD碼的等值轉(zhuǎn)換。從表碼的等值轉(zhuǎn)換。從表4.3.12中可以看出，當(dāng)輸入中可以看出，當(dāng)輸入C4=1或或S3、S1同時(shí)為同時(shí)為1，或，或S3、S2同同時(shí)為時(shí)為1時(shí)，時(shí)，D10就為就為1，因而修正標(biāo)志，因而修正標(biāo)志D10可寫成可寫成 D10=C4+S3S1+S3S2 第4章 組合邏輯電路 當(dāng)當(dāng)D10=1時(shí)，需要對(duì)二進(jìn)制加法器的運(yùn)算結(jié)果進(jìn)行修正。時(shí)，需要對(duì)二進(jìn)制加法器的運(yùn)算結(jié)果進(jìn)行修正。因此整個(gè)因此整個(gè)8421BCD碼加法電路需要用碼加法電路需要用2

59、片片74LS283，第，第片完片完成二進(jìn)制數(shù)的相加操作，第成二進(jìn)制數(shù)的相加操作，第片完成和的修正操作，其電路如片完成和的修正操作，其電路如圖圖4.3.33所示。所示。 1010S01101010S00000123012310當(dāng)當(dāng)SSSSDDDDD圖圖4.3.33一位一位8421BCD碼加法器碼加法器 第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn) 1. 競(jìng)爭(zhēng)與冒險(xiǎn)競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路 不考慮門的延時(shí)時(shí)間不考慮門的延時(shí)時(shí)間考慮門的延時(shí)時(shí)間考慮門的延時(shí)時(shí)間, ,當(dāng)當(dāng)A=0 B=11AAL0AAL2、產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)的原因產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)的原因第4章 組合邏輯電路 圖4.4.1競(jìng)爭(zhēng)冒險(xiǎn)示例1 第4章 組合邏輯電路 由于競(jìng)爭(zhēng)而使電路輸出端產(chǎn)生由于競(jìng)爭(zhēng)而使電路輸出端產(chǎn)生尖峰脈沖尖峰脈沖的現(xiàn)象稱為冒險(xiǎn)。的現(xiàn)象稱為冒險(xiǎn)。當(dāng)某一輸入變量發(fā)生變化時(shí)，由于傳輸路徑不同，到達(dá)當(dāng)某一輸入變量發(fā)生變化時(shí)，由于傳輸路徑不同，到達(dá)電路中某一個(gè)門的輸入端的時(shí)間電路中某一個(gè)門的輸入端的時(shí)間有先有后有先有后，這種時(shí)差現(xiàn)象稱，這