EDA技術(shù)課程設(shè)計數(shù)字式競賽搶答器

1、課程 eda技術(shù)課程設(shè)計題目 數(shù)字式競賽搶答器專業(yè) 電子信息工程 主要內(nèi)容、基本要求、主要參考資料等主要內(nèi)容：設(shè)計一個可容納6組參賽的數(shù)字式搶答器，當?shù)谝粋€人按下?lián)尨鸢粹o時，其他組的按鈕不起作用。當主持人按下“復位”按鈕，所有組的按鍵才可用?；疽螅?、設(shè)計一個可容納6組參賽的數(shù)字式搶答器，每組設(shè)一個按鈕，供搶答使用。2、搶答器具有第一信號鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。3、設(shè)置一個主持人“復位”按鈕。4、主持人復位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚聲器發(fā)出2-3秒的音響。5、設(shè)置一個計分電路，每組開始預置100分，由主持人記分，答對一次加

2、10分，答錯一次減10分。主要參考資料：1 潘松著.eda技術(shù)實用教程(第二版). 北京：科學出版社,2005.2 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.3 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,2003.完成期限 2011.3.11 指導教師 專業(yè)負責人 2011年 3月7日一、總體設(shè)計思想1.基本原理搶答器接通電源后，主持人將開關(guān)置于“清除”位置，搶答器處于禁止工作狀態(tài)，編號顯示器滅燈。搶答開始時，主持人將控制開關(guān)撥到“開始”位置，揚聲器給出聲響提示，搶答器處于工作狀態(tài)，這時，搶答器完成以下工作：（1）優(yōu)先編碼器電路立即分辨出搶答者編號，并由鎖存器進行

3、鎖存，然后由譯碼顯示電路顯示編號；（2）揚聲器發(fā)出短暫聲響，提醒主持人注意；（3）控制電路要對輸入編碼電路進行封鎖，避免其他選手再次進行搶答；（4）當選手將問題回答完畢，主持人操作計分開關(guān)，計分電路采用十進制加/減計數(shù)器、數(shù)碼管顯示。本輪搶答完畢，主持人操作控制開關(guān)，使系統(tǒng)回復到禁止工作狀態(tài)，以便進行下一輪搶答。2.設(shè)計框圖顯示電路譯碼電路鎖存器優(yōu)先編碼電路搶答按鈕主電路報警電路控制電路主持人控制開關(guān)顯示電路譯碼電路計分電路預制 擴展功能電路 加分 減分 圖1 搶答器總體框圖由主體電路和擴展電路兩部分構(gòu)成，主體電路完成基本的搶答功能，即開始搶答后，當選手按動搶答鍵時，能顯示選手的編號，同時能封

4、鎖輸入電路，禁止其他選手搶答。擴展電路完成各選手的得分顯示功能。二、設(shè)計步驟和調(diào)試過程1、總體設(shè)計電路2、模塊設(shè)計和相應(yīng)模塊程序（一）搶答鑒別模塊 1、vhdl源程序library ieee;-搶答鑒別模塊use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0);tmp:out std_logic);end qd

5、jb;architecture one of qdjb issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then tmp=0;st=0000; elsif clk2event and clk2=1 then if (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st

6、(2)=1 or st(3)=1 ) then st(1)=1; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if ;tmp=s0 or s1 or s2 or s3;end if ;end process p1;p2:process(states(0),states(1),states(2),st

7、ates(3) begin if (st=0000) then states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=0010; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; end process p2;end one;搶答鑒別模塊圖搶答鑒別模塊用來準確直觀地判斷a、b、c、d、e、f六組搶答者誰最先按下按鈕,并為顯示端送出信號，通過數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個系統(tǒng)

8、的核心部分。同時組別顯示端為下一模塊輸入信號，以方便主持人為該組搶答成功者進行加減分的操作。（二）計時模塊 1、vhdl源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clk,rst,s,stop:in std_logic; warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beg

9、inp1:process(clk,rst,s,stop,ta) begin if rst=0 or stop=1 then ta=0000; elsif clkevent and clk=1 then co=0; if s=1 then if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,s,stop,tb) begin if rst=0 or stop=1 then tb=0010; elsif coevent and co=1 then if

10、s=1 then if tb=0000 then tb=0011; else tb=tb-1; end if; end if; end if;end process p2;end one;計時模塊圖在這個模塊中主要實現(xiàn)搶答過程中的計時功能，在有搶答開始后進行30秒的倒計時，并且在30秒倒計時后無人搶答顯示超時并報警。其中有搶答時鐘信號clk2；系統(tǒng)復位信號rst；搶答使能信號s；搶答狀態(tài)顯示信號states；無人搶答警報信號warn；計時中止信號stop；計時十位和個位信號tb，ta。（三）數(shù)據(jù)選擇模塊1、vhdl源程序library ieee;use ieee.std_logic_1164.

11、all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0);clk2,rst: in std_logic; s: out std_logic_vector(1 downto 0); y: out std_logic_vector(3 downto 0) ); end sjxz;architecture body_chooser of sjxz is signal count: std_logic_vecto

12、r (1 downto 0); begin s=count; process(clk2,rst) begin if(rst=0)then count=10)then count=00; else countyyynull; end case; end process; end body_chooser;數(shù)據(jù)選擇模塊圖在這個模塊中主要實現(xiàn)搶答過程中的數(shù)據(jù)輸入功能，輸入信號a3.0、b3.0、c3.0；計數(shù)輸出信號s；數(shù)據(jù)輸出信號y；計數(shù)脈沖clk2，實現(xiàn)a、b、c按脈沖輪流選通，在數(shù)碼管上顯示。（四）譯碼模塊1、vhdl源程序library ieee;use ieee.std_logic_116

13、4.all;use ieee.std_logic_unsigned.all;entity ymq is port(ain4: in std_logic_vector(3 downto 0); dout7: out std_logic_vector(6 downto 0);end ymq;architecture art of ymq isbegin process(ain4) begin case ain4 is when 0000=dout7dout7dout7dout7dout7dout7dout7dout7dout7dout7dout7=0000000; end case; end pr

14、ocess;end architecture art;譯碼模塊圖在這個模塊中主要實現(xiàn)搶答過程中將bcd碼轉(zhuǎn)換成7段的功能。3、仿真及仿真結(jié)果分析搶答鑒別計時模塊譯碼4、實驗調(diào)試結(jié)果l 搶答鑒別模塊仿真分析： 當鑒別模塊的清零信號clr為高電平時，無論a、b、c、d四組參賽者誰按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時組別顯示端g輸出信號也顯示為零；當清零信號clr為低電平時，a、b、c、d四組參賽者誰先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號碼。假如c組按下?lián)尨鸢粹o時，組別輸出為0010，同時c組的顯示燈被點亮。仿真圖上顯示的為a先搶答，因為在0-1.28微秒之間a、c雖然都按搶答鍵，但clr為有效狀

15、態(tài)，所以在此時間段內(nèi)的搶答無效。l 計分模塊仿真分析：首先應(yīng)該清楚，在計分器電路的設(shè)計中，按十進制進行加減分操作的，當出現(xiàn)時鐘信號上升沿clk就可以完成對參賽者加減分操作。智能搶答器記分模塊的仿真時以加分操作為例。由仿真圖3-10可知以下情況：（1）系統(tǒng)設(shè)計過程中，當計分復位端rst=1時，并且組別輸入信號chos=0000,其中的組別輸入信號是搶答鑒別模塊的輸出信號，計分器復位，此時以上四組都不會產(chǎn)生加減分操作。（2）然而當計分復位端rst=0時，此時計分器可以計分。當chos=0001時，組別顯示為a組，此時主持人利用計分器對a組進行加減分操作；當chos=0010時，組別顯示為b組，此時

16、主持人則利用計分器對b組進行加減分操作；當chos=0100時，組別顯示為c組，此時系統(tǒng)對c組進行加減分操作；當chos=1000時，組別顯示為d組，此時對d組進行加減分操作。由仿真圖可知，當主持人按下系統(tǒng)復位鍵rst鍵時，使分數(shù)復位，每位設(shè)置的初始分數(shù)為100分。當chos=1000時，即d搶答成功時，加分鍵add輸入四個脈沖，dd1加到4，說明加分成功，成績變?yōu)?40分。其他搶答者搶答成功后的加分操作與此相同。減分的仿真與此類似，因為是以加法實現(xiàn)，本質(zhì)與加分相同，當計分復位端rst=0時，可以計分。由仿真圖可知，初始成績均為100分。當chos=1000時，即d搶答成功時，減分鍵sub輸入

17、四個脈沖，dd1加到4，說明減分成功，成績變?yōu)?0分。其他搶答者搶答成功后的減分操作與此相同。l 譯碼器模塊仿真分析： 當ain4= 0000 ， dout7輸出1111110,此時數(shù)碼管顯示0； 當ain4= 0001 ， dout7輸出0110000,此時數(shù)碼管顯示1； 當ain4= 0010 ， dout7輸出1101101,此時數(shù)碼管顯示2； 當ain4= 0011 ， dout7輸出1111001,此時數(shù)碼管顯示3； 當ain4= 0100 ， dout7輸出0110011,此時數(shù)碼管顯示4； 當ain4= 0101 ， dout7輸出1011011,此時數(shù)碼管顯示5； 當ain4=

18、 0110 ， dout7輸出1011111,此時數(shù)碼管顯示6； 當ain4= 0111 ， dout7輸出1110000,此時數(shù)碼管顯示7； 當ain4= 1000 ， dout7輸出1111111,此時數(shù)碼管顯示8； 當ain4= 1001 ， dout7輸出1111011,此時數(shù)碼管顯示9；三、結(jié)論及心得體會智能搶答器的設(shè)計關(guān)鍵在于幾個模塊的設(shè)計要成功，即輸入控制電路的設(shè)計，顯示電路的設(shè)計，發(fā)生電路的設(shè)計和計時電路的設(shè)計。根據(jù)實驗的要求來正確的設(shè)計電路，首先必須弄清楚搶答器的功能原理，需要用什么樣的電路或一些什么樣的芯片來設(shè)計來實現(xiàn)，同時，如何來控制。把該實驗分成一塊一塊分別實現(xiàn)，當有人搶答時，如何使其正確的計時。在實驗的過程中，連接線路很重要。所以在實驗時，線路的連接要仔細，只要一不小心，連錯了一根線或多連一根抑或少連一根線，對于設(shè)計的進展都是比較困難的。特別是在線路較多的時候，犯下這種錯誤，意味著要浪費很多的實驗時間。通過本次課程設(shè)計，使我更加的了解如何來設(shè)計一個實驗，可以設(shè)計多種方案，通過比較得出最佳方案，使自己的思路更加的縝