030232007-EDA技術(shù)課程教學(xué)大綱-趙亞威

1、EDA技術(shù)與VHDL語(yǔ)言課程教學(xué)大綱課程代碼： 030232007 課程英文名稱： Technology of EDA and VHDL 課程總學(xué)時(shí)： 32 講課： 20 實(shí)驗(yàn)： 12 上機(jī)： 0 適用專業(yè)：測(cè)控技術(shù)與儀器 大綱編寫(xiě)（修訂）時(shí)間： 2010.7一、大綱使用說(shuō)明（一）課程的地位及教學(xué)目標(biāo)EDA技術(shù)與VHDL語(yǔ)言是測(cè)控技術(shù)與儀器專業(yè)基礎(chǔ)課，通過(guò)開(kāi)設(shè)該課程使學(xué)生掌握利用EDA開(kāi)發(fā)系統(tǒng)， 采用自頂向下的層次化設(shè)計(jì)方法， 進(jìn)行數(shù)字電子系統(tǒng)集成化設(shè)計(jì)的技術(shù)和方法， 熟悉 并掌握VHDL硬件描述語(yǔ)言，能夠比較熟練地使用常用EDA軟件對(duì)FPGA和CPLD作一些簡(jiǎn)單電路系統(tǒng)設(shè)計(jì)，同時(shí)能較好地使用

2、 VHDL語(yǔ)言設(shè)計(jì)簡(jiǎn)單的邏輯電路和邏輯系統(tǒng)，逐步培養(yǎng)學(xué)生對(duì)復(fù)雜 數(shù)字系統(tǒng)的分析和設(shè)計(jì)能力。（二）知識(shí)、能力及技能方面的基本要求 通過(guò)對(duì)電子系統(tǒng)設(shè)計(jì)的基本理論和方法的介紹，培養(yǎng)學(xué)生進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的能力。1了解EDA技術(shù)的由來(lái)、可編程邏輯器件的發(fā)展歷程、傳統(tǒng)的電子線路設(shè)計(jì)與EDA技術(shù)的區(qū)別及聯(lián)系。2 掌握在EDA軟件平臺(tái)上進(jìn)行邏輯設(shè)計(jì)的幾種輸入方法、掌握設(shè)計(jì)項(xiàng)目的編譯、仿真、定 時(shí)分析、器件編程等。3、掌握硬件描述語(yǔ)言 VHDL的程序結(jié)構(gòu)、語(yǔ)言要素、 VHDL的描述風(fēng)格、仿真、綜合等。會(huì) 利用VHDL語(yǔ)言進(jìn)行簡(jiǎn)單的電路設(shè)計(jì)。4、通過(guò)EDA設(shè)計(jì)綜合實(shí)驗(yàn)，熟悉電子系統(tǒng)層次化設(shè)計(jì)與基本設(shè)計(jì)全過(guò)程，初步

3、具備解決實(shí) 際問(wèn)題的綜合能力。教學(xué)中注重方法的傳授，強(qiáng)調(diào)實(shí)際應(yīng)用，鼓勵(lì)創(chuàng)新，激發(fā)學(xué)生對(duì)本門課的興趣。由于本門課 內(nèi)容較多學(xué)時(shí)有限，教學(xué)中可根據(jù)學(xué)生的實(shí)際情況適當(dāng)調(diào)整教學(xué)內(nèi)容。（三）實(shí)施說(shuō)明本課程具有很強(qiáng)的實(shí)用性， 教學(xué)中除要求學(xué)生掌握原理圖設(shè)計(jì)電路外， 重點(diǎn)要求學(xué)生在一定 程度上掌握運(yùn)用 VHDL硬件描述語(yǔ)言設(shè)計(jì)電路， 通過(guò)實(shí)際操作，了解使用VHDL硬件描述語(yǔ)言設(shè)計(jì) 電路不同于傳統(tǒng)的電路設(shè)計(jì)， 了解現(xiàn)代設(shè)計(jì)電路的新技術(shù)。 從而達(dá)到了學(xué)習(xí)這門課的目的， 使學(xué) 生能夠?qū)⒗碚撝R(shí)運(yùn)用到實(shí)際中去，真正學(xué)以致用。教學(xué)中采用電子教案、 CAI 課件及多媒體教學(xué)系統(tǒng)等先進(jìn)教學(xué)手段， 以確保在有限的學(xué)時(shí)內(nèi)，

4、全面、高質(zhì)量地完成課程教學(xué)任務(wù)。（四）對(duì)先修課的要求本課程要求的先修課程為電路、模擬電子技術(shù)、數(shù)字電子技術(shù)。（五）對(duì)習(xí)題課、實(shí)驗(yàn)環(huán)節(jié)的要求本課程有較強(qiáng)的實(shí)踐性和技巧性， 不設(shè)置單獨(dú)的習(xí)題課， 理論講授過(guò)程中始終貫穿有應(yīng)用習(xí) 題，以此提高學(xué)生的感性認(rèn)識(shí)，加深理解，同時(shí)鼓勵(lì)學(xué)生課下多做實(shí)踐練習(xí)。實(shí)驗(yàn)作為提高學(xué)生 應(yīng)用實(shí)踐能力的關(guān)鍵環(huán)節(jié)， 應(yīng)該對(duì)每個(gè)實(shí)驗(yàn)內(nèi)容都足夠重視，為了緊跟EDA技術(shù)的發(fā)展，教學(xué)中可以適當(dāng)修改實(shí)驗(yàn)內(nèi)容。（六）課程考核方式1. 考核方式：考查2. 考核目標(biāo)：重點(diǎn)考核學(xué)生對(duì) VHDL語(yǔ)言的掌握情況，以及數(shù)字電子系統(tǒng)設(shè)計(jì)的基本方法和 技術(shù)。3. 成績(jī)構(gòu)成：本課程的總成績(jī)主要由兩部分組成

5、：平時(shí)成績(jī)（包括作業(yè)、小測(cè)驗(yàn)、提問(wèn)、出 勤情況等）占70%實(shí)驗(yàn)成績(jī)占30%平時(shí)成績(jī)由任課教師視具體情況按百分制給出；實(shí)驗(yàn)成績(jī)由實(shí)驗(yàn)老師參照相關(guān)規(guī)定按百分制給出，實(shí)驗(yàn)無(wú)成績(jī)或?qū)嶒?yàn)不及格，總成績(jī)直接以不及格計(jì)。（七）參考書(shū)目：1、 EDA技術(shù)及應(yīng)用教程，趙全利編，機(jī)械工業(yè)出版社，20092、 EDA技術(shù)及應(yīng)用,江國(guó)強(qiáng)編，電子工業(yè)出版社，20063、 可編程邏輯器件與 EDA技術(shù)，李景華編，東北大學(xué)出版社，20014、 EDA技術(shù)入門與提高，王行等編，西安電子科技大學(xué)出版社，2009二、中文摘要本課程是測(cè)控技術(shù)與儀器專業(yè)學(xué)生選修的一門實(shí)踐性很強(qiáng)的專業(yè)課程。課程通過(guò)對(duì)EDA技術(shù)、可編程邏輯器件及 VH

6、DL語(yǔ)言的講授，使學(xué)生熟悉 EDA設(shè)計(jì)方法、設(shè)計(jì)語(yǔ)言和開(kāi)發(fā)軟件，具 有利用VHDL硬件描述語(yǔ)言和 EDA開(kāi)發(fā)工具進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)和開(kāi)發(fā)的能力。課程主要內(nèi)容包 括可編程邏輯器件結(jié)構(gòu)和原理、EDA開(kāi)發(fā)軟件及應(yīng)用、硬件描述語(yǔ)言VHDL EDA仿真技術(shù)及EDA技術(shù)工程應(yīng)用等。本課程將為后續(xù)課程的學(xué)習(xí)以及相關(guān)課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)等奠定基礎(chǔ)。三、課程學(xué)時(shí)分配表（標(biāo)題黑體4 號(hào)）序號(hào)教學(xué)內(nèi)容學(xué)時(shí)講課實(shí)驗(yàn)上機(jī)1EDA技術(shù)概述和可編程邏輯器件222EDA開(kāi)發(fā)軟件及應(yīng)用6243硬件描述語(yǔ)言VHDL444用VHDL實(shí)現(xiàn)常用邏輯電路6425EDA仿真技術(shù)應(yīng)用實(shí)例8446常見(jiàn)EDA設(shè)計(jì)中的工程問(wèn)題227EDA技術(shù)工程應(yīng)

7、用實(shí)例422合計(jì)322012四、教學(xué)內(nèi)容及基本要求第1部分EDA技術(shù)概述和可編程邏輯器件總學(xué)時(shí)（單位：學(xué)時(shí)）:2 講課:2 實(shí)驗(yàn):0上機(jī):0 具體內(nèi)容：1）EDA技術(shù)的發(fā)展2）EDA技術(shù)的主要內(nèi)容3）EDA技術(shù)的設(shè)計(jì)流程和設(shè)計(jì)方法4）可變程邏輯器件 PLD CPLD FPGA基本結(jié)構(gòu)5）可編程邏輯器件產(chǎn)品介紹 重 點(diǎn)：EDA技術(shù)的設(shè)計(jì)流程和設(shè)計(jì)方法，可編程邏輯器件基本結(jié)構(gòu) 難 點(diǎn)：可編程邏輯器件基本結(jié)構(gòu)第2部分EDA開(kāi)發(fā)軟件及應(yīng)用總學(xué)時(shí) (單位：學(xué)時(shí) ):6 講課:2 實(shí)驗(yàn): 4 上機(jī): 0 具體內(nèi)容 :1) Quartus II 安裝2) Quartus II 設(shè)計(jì)輸入3) Quartus

8、II 設(shè)計(jì)編譯4) Quartus II 設(shè)計(jì)仿真5) Quartus II 器件編程6)Quartus II 宏功能模塊概述7) Quartus II 宏功能模塊定制管理器8)Quartus II 宏功能模塊的應(yīng)用和例化 重點(diǎn) :Quartus II 設(shè)計(jì)輸入，設(shè)計(jì)編譯，設(shè)計(jì)仿真，器件編程 難點(diǎn) :Quartus II 宏功能模塊定制管理器， Quartus II 宏功能模塊的應(yīng)用和例化 習(xí)題 :熟悉 Quartus II 軟件平臺(tái)及原理圖輸入設(shè)計(jì)法 實(shí)驗(yàn) :Quartus II 軟件實(shí)驗(yàn)：熟悉 Quartus II 環(huán)境，編譯，仿真，下載。 24進(jìn)制計(jì)數(shù)器設(shè)計(jì)：用原理圖輸入法實(shí)現(xiàn)24 進(jìn)制

9、計(jì)數(shù)器，編譯，仿真。第 3 部分 硬件描述語(yǔ)言 VHDL 總學(xué)時(shí) (單位：學(xué)時(shí) ):4 講課:4 實(shí)驗(yàn) :0 上機(jī) :0具體內(nèi)容 :1 ) VHDL程序的基本結(jié)構(gòu)：實(shí)體、結(jié)構(gòu)體等2 ) VHDL的語(yǔ)言要素：標(biāo)識(shí)符、數(shù)據(jù)對(duì)象、數(shù)據(jù)類型、運(yùn)算操作符等COMPONENT3 )VHDL結(jié)構(gòu)體的描述方式：進(jìn)程語(yǔ)句、順序描述語(yǔ)句、并行語(yǔ)句、BLOCK語(yǔ)句、語(yǔ)句、GENERAT語(yǔ)句等4 )VHDL設(shè)計(jì)邏輯電路的基本思想和方法重點(diǎn) :VHDL程序的基本結(jié)構(gòu)、VHDL語(yǔ)言要素、VHDL結(jié)構(gòu)體的描述方式難點(diǎn) :VHDL設(shè)計(jì)邏輯電路的基本思想和方法習(xí)題 :VHDL語(yǔ)言基本描述語(yǔ)句編程練習(xí)第4部分用VHDL實(shí)現(xiàn)常用邏

10、輯電路總學(xué)時(shí) (單位：學(xué)時(shí) ):6 講課:4 實(shí)驗(yàn): 2 上機(jī): 0 具體內(nèi)容 :1) 組合邏輯電路設(shè)計(jì)：基本邏輯門、編碼器、譯碼器、加法器、數(shù)據(jù)選擇器等2) 時(shí)序邏輯電路設(shè)計(jì)：鎖存器、計(jì)數(shù)器、存儲(chǔ)器等3) 狀態(tài)機(jī)邏輯電路設(shè)計(jì)重點(diǎn) :時(shí)序邏輯電路設(shè)計(jì)難點(diǎn) :狀態(tài)機(jī)邏輯電路設(shè)計(jì) 實(shí) 驗(yàn) :60進(jìn)制計(jì)數(shù)器設(shè)計(jì)：用 VHDL語(yǔ)言實(shí)現(xiàn)60進(jìn)制計(jì)數(shù)器，編譯，仿真。 習(xí) 題 :VHDL語(yǔ)言組合邏輯電路、時(shí)序邏輯電路設(shè)計(jì)第 5 部分 EDA 仿真技術(shù)應(yīng)用實(shí)例總學(xué)時(shí) （單位：學(xué)時(shí) ）:8 講課:4 實(shí)驗(yàn): 4 上機(jī): 0 具體內(nèi)容 :1）優(yōu)先編碼器設(shè)計(jì)2）顯示譯碼器設(shè)計(jì)3）全加器設(shè)計(jì)4）觸發(fā)器設(shè)計(jì)5）鎖存器設(shè)計(jì)6）計(jì)數(shù)器設(shè)計(jì)7）移位寄存器設(shè)計(jì)8）狀態(tài)機(jī)設(shè)計(jì) 重 點(diǎn) :組合、時(shí)序邏輯電路設(shè)計(jì)應(yīng)用實(shí)例難 點(diǎn) :混合輸入設(shè)計(jì)法，狀態(tài)機(jī)設(shè)計(jì)實(shí) 驗(yàn) :綜合實(shí)驗(yàn)：用混合輸入法實(shí)現(xiàn)簡(jiǎn)易數(shù)字鐘，編譯，仿真、下載。第6部分 常見(jiàn)EDA設(shè)計(jì)中的工程問(wèn)題總學(xué)時(shí) （單位：學(xué)時(shí) ）:2 講課:2 實(shí)驗(yàn) :0 上機(jī) :0 具體內(nèi)容 :1）建立時(shí)間和保持時(shí)間2）競(jìng)爭(zhēng)和冒險(xiǎn)3）EDA設(shè)計(jì)中的同步4）時(shí)鐘問(wèn)題 重 點(diǎn) :競(jìng)爭(zhēng)和冒險(xiǎn)，EDA設(shè)計(jì)中的同步難 點(diǎn) :競(jìng)爭(zhēng)和冒險(xiǎn)第 7