北京理工大學數字電路及系統(tǒng)設計考前串講(二)

1、第2章 組合邏輯器件與電路第2章 組合邏輯器件與電路2.1 集成邏輯門集成邏輯門2.2 常用常用MSI組合邏輯模塊組合邏輯模塊2.3 組合邏輯電路分析組合邏輯電路分析2.4 組合邏輯電路設計組合邏輯電路設計*2.5 組合邏輯電路中的競爭與險象組合邏輯電路中的競爭與險象第2章 組合邏輯器件與電路2.1 集集 成成 邏邏 輯輯 門門2.1.1 雙極型邏輯門電路雙極型邏輯門電路 1. TTL與非門電路與非門電路 (1) 電路組成TTL邏輯門電路的基本形式是與非門， 其典型電路如圖2 -1所示，它在結構上可分為輸入級、中間級和輸出級三個部分。 輸入級是由多射極晶體管V1和電阻R1組成的一個與門，實現輸

2、入邏輯變量A、 B、 C的“與”運算功能。 V1管的電流放大作用， 有利于提高V1管從飽和到截止的轉換速度。第2章 組合邏輯器件與電路 中間級是由V2、R2及R3組成的一個電壓分相器。它在V2的發(fā)射極與集電極上分別得到兩個相位相反的電壓，以驅動輸出級三極管V4、V5輪流導通。 輸出級是由V3、V4、V5和R4、R5組成的一個非門。其中V5為驅動管，達林頓復合晶體管V3、V4與電阻R4、R5一起構成了V5的有源負載。輸出級采用的推挽結構，使V4、V5輪流導通，輸出阻抗較低，有利于改善電路的輸出波形， 提高電路的負載能力。 第2章 組合邏輯器件與電路圖 2 - 1 典型TTL與非門電路第2章 組合

3、邏輯器件與電路2) 工作原理圖 2 - 2 輸入全為高電平時的工作狀態(tài)第2章 組合邏輯器件與電路圖 2 - 3 輸入有低電平時的工作狀態(tài)第2章 組合邏輯器件與電路 3) 電路功能 如果用邏輯“1”表示高電平(+3.6 V)， 用邏輯“0”表示低電平(+0.3V)， 則根據前面分析可知，該電路只有當輸入變量A、 B、 C全部都為1時，輸出才為0，實現了三變量A、B、C的與非運算： 。 因此， 該電路是一個三輸入與非門。ABCF 第2章 組合邏輯器件與電路2集電極開路門和三態(tài)門集電極開路門和三態(tài)門 1) 集電極開路門 集電極開路門簡稱OC門(Open-Collector Gate)， 它是將TTL

4、與非門輸出級的倒相器V5管的集電極有源負載V3、V4及電阻R4、R5去掉，保持V5管集電極開路而得到的。由于V5管集電極開路， 因此使用時必須通過外部上拉電阻RL接至電源EC。EC可以是不同于UCC的另一個電源。 第2章 組合邏輯器件與電路圖 2 - 4 OC門邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路 OC門的邏輯符號如圖2 - 4所示。國標符號中的 表示邏輯門是集電極開路輸出。 OC門之所以允許輸出端直接連在一起，是因為RL的阻值可以根據需要來選取。 只要該阻值選擇得當，就可保證OC門的正常工作。 RL的估算公式如下： REOHOHCLSEOLOLCmInIUE

5、RmIIUEminmax第2章 組合邏輯器件與電路其中:n為輸出端直接相連的OC門的個數； m為負載門的個數； EC為RL外接電源的電壓； UOLmax為輸出低電平的上限值； OHmin為輸出高電平的下限值； IOL為單個OC門輸出低電平時輸出管V5所允許流入的最大電流； ISE為負載門的短路輸入電流； 第2章 組合邏輯器件與電路 IOH為OC門輸出高電平時由負載電阻流入輸出管V5的電流，也稱輸出漏電流； IRE為負載門輸入高電平時的輸入電流，也稱輸入反向漏電流 . OC門的有關電壓、 電流參數可從集成電路手冊中查到。 例如，某OC門的IOL=16 mA，ISE =1.6 mA，IOH=0.2

6、5 mA，IRE=0.05 mA，UOLmax=0.3 V，UOHmin=3.0 V，如果n=4，m=3，EC=5 V，則可計算出RLmin=420 ，RLmax=1740 ，即上拉電阻RL的取值范圍為420 1740 。一般而言，RL越小，速度越高，但功耗也越大，因此需要統(tǒng)一考慮。本例中，如果速度能夠滿足使用要求， 可取RL=1.5 k，以便降低電路的功耗。 第2章 組合邏輯器件與電路 【例【例2 - 1】 用OC門實現邏輯函數 。 解解, 實現電路如圖2 - 5所示。顯然，只有當兩個OC門輸出都為1時，F才為1。因此，多個OC門輸出端連接在一起實現的是“邏輯與”功能。 在數字電路中，這種將

7、多個邏輯門輸出端直接連在一起實現“邏輯與”功能的方法稱為“線與(WiredAND)”。 如果邏輯門輸出端直接連在一起實現“邏輯或”的功能，則稱為“線或(Wired-OR)”。 OC門除了可以“線與”連接外， 還可以用來驅動感性負載或實現電平轉換。例如，在圖2 - 5的電路中，EC=10 V時，F的輸出高電平就從3.6 V變成了10 V。 CDABCDABFCDABF第2章 組合邏輯器件與電路圖 2 - 5 例2 - 1電路第2章 組合邏輯器件與電路 2) 三態(tài)門 三態(tài)門也稱TS門(ThreeState Gate)， 是在TTL邏輯門的基礎上增加一個使能端EN而得到的。當EN=0時，TTL與非門

8、不受影響， 仍然實現與非門功能； 當EN=1時， TTL與非門的V4、V5將同時截止，使邏輯門輸出處于高阻狀態(tài)。 因此， 三態(tài)門除了具有普通邏輯門的高電平（邏輯1）和低電平（邏輯0）兩種狀態(tài)之外，還有第三種狀態(tài)高阻抗狀態(tài)，也稱開路狀態(tài)或Z狀態(tài)。 三態(tài)門的邏輯符號和真值表分別如圖2 - 6和表2 - 1所示。 國標符號中的倒三角形“”表示邏輯門是三態(tài)輸出， EN為“使能”限定符，輸入端的小圓圈表示低電平有效(有的三態(tài)門也可能沒有小圓圈，說明EN是高電平有效)。 第2章 組合邏輯器件與電路圖 2 - 6 三態(tài)門的邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路表表2 - 1

9、三態(tài)門的真值表三態(tài)門的真值表ENA BF1 高阻00 0100 1101 0101 10第2章 組合邏輯器件與電路 多個三態(tài)門的輸出端可以直接相連，但與OC門線與連接明顯不同的是，連在一起的三態(tài)門必須分時工作，即任何時候至多只能有一個三態(tài)門處于工作狀態(tài)，不允許多個三態(tài)門同時工作，如果同時工作， 會出現與多個普通TTL邏輯門輸出端相連相同樣的問題。因此，需要對各個三態(tài)門的使能端EN進行適當控制， 保證三態(tài)門分時工作。 三態(tài)門在計算機的總線結構中有著廣泛的應用。 例如， 雙向數據總線就可以按照圖2-7來構成。 當控制端E=0時，端三態(tài)門工作， 上端三態(tài)門處于高阻狀態(tài)， D2線上的數據反相后傳至D1

10、線上； 當控制端E=1時，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)，D1線上的數據反相后傳至D2線上，從而實現了數據的雙向傳輸。 第2章 組合邏輯器件與電路圖 2 - 7 雙向數據總線第2章 組合邏輯器件與電路 【例2 - 2】寫出圖2 - 8中電路的輸出函數表達式，畫出對應于圖2 - 9所示輸入波形的輸出波形。 圖 2 - 8 例2 - 2電路 第2章 組合邏輯器件與電路圖 2 - 9 圖2 - 8中電路的波形第2章 組合邏輯器件與電路 解解 由圖2 - 8可見，當E=0時，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)， ；當E=1時，下端三態(tài)門工作，上端三態(tài)門處于高阻狀態(tài)， 。由此可得F的綜合表達

11、式為： ，F對應的輸出波形如圖2 -9所示。 AF BABAFBAEAEF第2章 組合邏輯器件與電路 3 ECL邏輯門邏輯門 ECL邏輯門是一種采用非飽和型電子開關構成的雙極型門電路， 作開關用的三極管只工作在截止和放大狀態(tài)，不進入飽和狀態(tài)。 ECL邏輯門具有以下特點： 電路的基本形式為“或/或非門”， 有“或/或非”兩個互補輸出端。 使用-5.2 V負電源， 輸出高電平為-0.8 V， 輸出低電平為-1.6 V， 抗干擾能力弱。 第2章 組合邏輯器件與電路 將多個ECL邏輯門的“或”輸出端直接相連， 可實現“線與”功能； 將多個ECL邏輯門的“或非”輸出端直接相連， 可實現“線或”功能。 例

12、如將兩個3輸入端的ECL邏輯門， “或”輸出端直接相連時，輸出結果為F=(A+B+C)(I+J+K)；將“或非”輸出端直接相連時，輸出結果為。 在各類邏輯門中， 工作速度最高， 帶負載能力較強， 但功耗也最大。 與TTL等邏輯門混用時， 需要專門的邏輯電平轉換電路， 因此很少混用。KJICBAF第2章 組合邏輯器件與電路2.1.2 CMOS邏輯門電路邏輯門電路 與雙極型邏輯電路相比，CMOS邏輯電路具有以下優(yōu)點： 制造工藝簡單，集成度和成品率較高， 便于大規(guī)模集成； 工作電源UDD允許變化的范圍大，高、低電平分別為UDD和0 V，抗干擾能力強； 在電源到地的回路中， 總有MOS管截止， 功耗特

13、別低； 輸入阻抗高，一般高達500 M以上，帶負載能力強。 當前，CMOS邏輯電路已成為與雙極型邏輯電路并駕齊驅的另一類集成電路，并且在大規(guī)模、超大規(guī)模集成電路方面已經超過了雙極型邏輯電路的發(fā)展勢頭。 第2章 組合邏輯器件與電路1. CMOS非門電路非門電路圖 2 - 10 CMOS非門電路及工作狀態(tài)(a) 電路； (b) 工作狀態(tài)第2章 組合邏輯器件與電路2. CMOS與非門和或非門電路與非門和或非門電路 1) CMOS與非門電路 CMOS與非門電路及工作狀態(tài)如圖2 - 11所示。電路由四個MOS管組成，V1和V2兩個NMOS驅動管串聯，V3和V4兩個PMOS負載管并聯。當輸入A、B至少有一

14、個為低電平時，V1、V2中就至少有一管截止，V3、V4中就至少有一管導通，輸出為高電平， F = 1；當輸入A、B均為高電平時，V1和V2都導通，V3和V4都截止，輸出為低電平，F = 0。所以，該電路實現了與非門的功能， 輸出F和輸入A、B的邏輯關系為。ABF 第2章 組合邏輯器件與電路圖 2 - 11 CMOS與非門電路及工作狀態(tài)(a) 電路； (b) 工作狀態(tài)第2章 組合邏輯器件與電路 2) CMOS或非門電路 CMOS或非門電路及工作狀態(tài)如圖2 - 12所示， 其電路形式剛好和與非門相反， V1和V2兩個NMOS驅動管并聯，V3和V4兩個PMOS負載管串聯。當輸入A、B 均為低電平時，

15、V1和V2都截止， V3和V4都導通，輸出為高電平，因此F = 1；當輸入A、B中至少有1個為高電平時，V1、V2中至少有1個導通，V3、V4中至少有1個截止，輸出為低電平，因此F = 0?？梢姡撾娐穼崿F了或非門的功能，輸出F和輸入A、 B的邏輯關系為 。 BAF第2章 組合邏輯器件與電路圖 2 - 12 CMOS或非門電路及工作狀態(tài)(a) 電路； (b) 工作狀態(tài)第2章 組合邏輯器件與電路 3. CMOS門電路的構成規(guī)律門電路的構成規(guī)律 分析復雜的CMOS門電路時，可以不必像前面一樣逐個分析電路中各MOS管的通斷情況，而可以按照下面的規(guī)律判斷電路的功能(或構成CMOS門電路)： 驅動管串聯

16、，負載管并聯； 驅動管并聯， 負載管串聯。 驅動管先串后并，負載管先并后串； 驅動管先并后串， 負載管先串后并。 驅動管相串為“與”， 相并為“或”， 先串后并為先“與”后“或”， 先并后串為先“或”后“與”。驅動管組和負載管組連接點引出輸出為“取反”。第2章 組合邏輯器件與電路 4 使用使用CMOS集成電路的注意事項集成電路的注意事項 由于CMOS集成電路具有很高的的輸入阻抗，所以很容易因感應靜電而被擊穿。雖然其內部在每一個輸入端都加有雙向保護電路， 但在使用時還是要注意以下幾點： 采用金屬屏蔽盒儲存或金屬紙包裝， 防止外來感應電壓擊穿器件。 工作臺面不宜用絕緣良好的材料，如塑料、橡皮等，防

17、止積累靜電擊穿器件。 第2章 組合邏輯器件與電路 不用的輸入端或者多余的門都不能懸空， 應根據不同的邏輯功能， 分別與UDD（高電位）或USS（低電位）相連，或者與有用的輸入端并在一起。輸出級所接電容負載不能大于500pF， 否則， 輸出級功率過大會損壞電路。 焊接時，應采用20W或25W內熱式電烙鐵，烙鐵要接地良好， 烙鐵功率不能過大。 第2章 組合邏輯器件與電路 調試時， 所用儀器儀表、 電路箱、 板都應良好接地。 若CMOS電路和信號源使用不同電源， 則加電時應先開CMOS電路電源再開信號源， 關斷時應先關信號源再關CMOS電路電源。 嚴禁帶電插、 拔器件或拆裝電路板，以免瞬態(tài)電壓損壞C

18、MOS器件。 一般在CMOS門電路與TTL邏輯電路混用時，要注意邏輯電平的匹配。第2章 組合邏輯器件與電路2.1.3 集成邏輯門的主要參數集成邏輯門的主要參數圖 2-13TTL與非門的電壓傳輸特性第2章 組合邏輯器件與電路 1 電壓參數電壓參數 1) 輸出高電平UOH和輸出低電平UOL 邏輯門輸出管截止時對應的的輸出電平稱為輸出高電平， 大約為3.6 V。UOH一般規(guī)定為輸出高電平的下限，大約為3.2 V。 邏輯門輸出管飽和時對應的輸出電平稱為輸出低電平，大約為0.3 V。UOL一般規(guī)定為輸出低電平的上限， 大約為0.35 V。 如果輸出高電平低于3.2 V，就認為高電平不合格； 如果輸出低電

19、平高于0.35 V，就認為低電平不合格。第2章 組合邏輯器件與電路 2) 邏輯擺幅U 邏輯門輸出高、低電平之差U稱為邏輯擺幅。 邏輯擺幅越大， 抗干擾能力越強。 典型TTL邏輯門的邏輯擺幅U= 3.6 V-0.3 V = 3.3 V。 第2章 組合邏輯器件與電路 3) 開門電平UON和關門電平UOFF 當輸出為低電平的上限UOL時，邏輯門所對應的輸入電平UON稱為開門電平。當輸入電壓大于UON時，邏輯門處于開通狀態(tài)。UON的典型值為1.4 V，一般要求小于1.8 V。 當輸出為高電平的下限UOH時，邏輯門所對應的輸入電平UOFF稱為關門電平。當輸入電壓小于UOFF時，邏輯門處于關閉狀態(tài)。UOF

20、F的典型值為1.0 V，一般要求大于0.8 V。 第2章 組合邏輯器件與電路 4) 抗干擾容限UNL和UNH 關門電平UOFF與輸入低電平上限UIL(也就是信號源輸出低電平上限UOL)之差稱為邏輯門低電平輸入時的抗干擾容限UNL，即 UNL = UOFF-UIL (2 - 2) 輸入高電平下限UIH(也就是信號源輸出高電平下限UOH)與開門電平UON之差稱為邏輯門高電平輸入時的抗干擾容限UNH，即 UNH = UIH-UON (2 -3) 抗干擾容限用來表征邏輯門的抗干擾能力。 一旦干擾電平超過抗干擾容限， 邏輯門將不能正常工作。通常，UNLUNH， 因此， 常用UNL作為邏輯門的抗干擾容限。

21、 第2章 組合邏輯器件與電路 2 電流參數與扇出系數電流參數與扇出系數 1）高電平輸出電流IOH和高電平輸入電流IIH邏輯門輸出端為高電平時可流出的最大電流IOH，稱為高電平輸出電流，通常為幾百微安。邏輯門輸入端為高電平時由輸入端流入的最大電流IIH，稱為高電平輸入電流，通常為幾十微安。 高電平輸入電流IIH也稱為反向漏電流IRE。 IOH和IIH是決定邏輯門輸出高電平時帶負載能力的重要參數。第2章 組合邏輯器件與電路 2）低電平輸出電流IOL和低電平輸入電流IIL 邏輯門輸出端為低電平時可流入的最大電流IOL， 稱為低電平輸出電流， 通常為幾毫安幾十毫安。 邏輯門輸入端為低電平時由輸入端流出

22、的最大電流IIL，稱為低電平輸入電流，通常為幾百微安幾毫安。低電平輸入電流IIL也稱為輸入短路電流ISE。 IOL和IIL是決定邏輯門輸出低電平時帶負載能力的重要參數。 第2章 組合邏輯器件與電路 3) 扇出系數NO 邏輯門在正常工作條件下， 輸出端最多能驅動同類門的數量N0稱為扇出系數， 它是衡量邏輯門輸出端帶負載能力的一個重要參數。 扇出系數越大， 帶負載能力越強。 邏輯門輸出低電平時的扇出系數一般小于輸出高電平時的扇出系數。因此，邏輯門的負載能力應以輸出低電平時的扇出系數為準。例如，某邏輯門IOL=8 mA，IIL=0.5 mA，IOH=400 A，IIH=20 A，則輸出低電平時的扇出

23、系數為NOL = IOL/IIL = 80.5 = 16，輸出高電平時的扇出系數為NOH = IOH/IIH = 40020 = 20， 即該邏輯門輸出高電平時理論上可以驅動20個同類門，輸出低電平時理論上只能驅動16個同類門。因此，該邏輯門最多只能接16個同類門，扇出系數NO=16。在實際使用時，還應留有余地。此外， 如果某個負載門的n個輸入端都接至同一個邏輯門的輸出端， 那么這個負載門要按照n個門來計算。第2章 組合邏輯器件與電路 3關門電阻關門電阻ROFF與開門電阻與開門電阻RON 將邏輯門的一個輸入端通過電阻Ri接地，邏輯門的其余輸入端懸空，則有電源電流從該輸入端流向Ri，并在Ri上產

24、生壓降Ui。 使Ui=UOFF時的輸入電阻Ri稱為邏輯門的關門電阻ROFF，使Ui= UON時的輸入電阻Ri稱為邏輯門的開門電阻RON。當RiROFF時，邏輯門處于關門狀態(tài)，與非門輸出高電平； 當RiROFF時，邏輯門不再處于關門狀態(tài)。當RiRON時，邏輯門處于開門狀態(tài)，與非門輸出低電平；當RiRON時，邏輯門不再處于開門狀態(tài)。當ROFFRiRON 時，與非門既不處于關門狀態(tài)也不處于開門狀態(tài)， 輸出為不合格電平。 典型TTL與非門的關門電阻ROFF約為0.7 k，開門電阻RON約為1.5 k。 第2章 組合邏輯器件與電路 4 功耗功耗 功耗是指邏輯門消耗的電源功率，常用空載功耗來表征。 當輸出

25、端空載，邏輯門輸出低電平時的功耗PON稱為空載導通功耗。當輸出端空載，邏輯門輸出高電平時的功耗POFF稱為空載截止功耗。 由于空載導通功耗PON比截止功耗POFF大，因此常用PON表示邏輯門的空載功耗。TTL邏輯門的PON一般不超過50 mW。 第2章 組合邏輯器件與電路 5 速度速度 邏輯門的工作速度常用平均傳輸延遲時間tpd來衡量。 邏輯門輸入端信號變化引起輸出端信號變化(均以變化至幅度Um的50%處時起算)所需的平均時間稱為邏輯門的平均傳輸延遲時間tpd。 典型TTL與非門的tpd約為10 ns。 tpd 越小，邏輯門的工作速度越高。 第2章 組合邏輯器件與電路2.1.4 各類邏輯門的性

26、能比較各類邏輯門的性能比較 1 集成邏輯門系列簡介 1) TTL門電路系列 TTL門電路分為54(軍用)和74(商用)兩大系列， 每個系列又有若干子系列。例如74系列就有以下子系列： 74 標準系列 74L 低功耗系列 74H 高速系列 74S 肖特基系列74LS 低功耗肖特基系列74AS 先進的肖特基系列74ALS 先進的低功耗肖特基系列第2章 組合邏輯器件與電路 表表2 - 2 TTL74系列各子系列參數對比系列各子系列參數對比各子系列傳輸延遲（ns/門） 功耗（mW/門）扇出系數74 10101074L 3311074H 6221074S 3191074LS 921074AS 1.584

27、074ALS 4120第2章 組合邏輯器件與電路 2) CMOS門電路系列 按照器件編號來分， CMOS門電路可分為4000系列、 74C系列和硅-氧化鋁系列等三大系列。 前兩種系列應用很廣泛，而硅氧化鋁系列因制造工藝成本高，價格昂貴，目前尚未普及。 4000系列有若干個子系列， 其中以采用硅柵工藝和雙緩沖輸出的4000B系列最常用。 74C系列的功能及管腳設置均與TTL74系列相同， 也有若干個子系列。 74C系列為普通CMOS系列，74HC/HCT系列為高速CMOS系列， 74AC/ACT系列為先進的CMOS系列， 其中74HCT和74ACT系列可直接與TTL系列兼容。 第2章 組合邏輯器

28、件與電路表2 - 3 各系列CMOS電路的主要技術參數第2章 組合邏輯器件與電路2. 各類邏輯門的性能比較各類邏輯門的性能比較表表2 - 4 集成邏輯門的性能比較集成邏輯門的性能比較第2章 組合邏輯器件與電路2.1.5 正邏輯與負邏輯正邏輯與負邏輯表表2 - 5 正邏輯與負邏輯的對應關系正邏輯與負邏輯的對應關系第2章 組合邏輯器件與電路2.2 常用常用MSI組合邏輯模塊組合邏輯模塊 集成邏輯門是組合邏輯電路的基本部件， 所有組合邏輯模塊都是在邏輯門的基礎上集成的。 按照每塊芯片內集成的邏輯門數目或元件數目的不同， 數字集成電路通常劃分為小規(guī)模集成電路(Small ScaleIntegratio

29、n Circuit， SSI)、 中規(guī)模集成電路（Medium Scale Integration Circuit， MSI)、 大規(guī)模集成電路(Large Scale Integration Circuit， LSI)、 超大規(guī)模集成電路(Very Large Scale Integration Circuit， VLSI)、 特大規(guī)模集成電路（Ultra LargeScale Integration Circuit, ULSI）和巨大規(guī)模集成電路（Gigantic Large Scale Integration Circuit, GLSI)六種集成規(guī)模。 集成規(guī)模的劃分標準如表2 6所示。

30、 第2章 組合邏輯器件與電路表表2 - 6 數字集成電路的規(guī)模劃分數字集成電路的規(guī)模劃分第2章 組合邏輯器件與電路 2.2.1 加法器加法器 加法器是一種算術運算電路， 其基本功能是實現兩個二進制數的加法運算。計算機CPU中的運算器，本質上就是一種既能完成算術運算、 又能完成邏輯運算的單元電路，簡稱算術邏輯單元ALU（ArithmeticLogical Unit）， 其原理與這里介紹的加法器完全相同，只不過功能更多、規(guī)模更大而已。 第2章 組合邏輯器件與電路 1. 半加器和全加器半加器和全加器 1) 半加器 僅對兩個一位二進制數Ai和Bi進行的加法運算稱為“半加”。 實現半加運算功能的邏輯部件

31、叫做半加器（HalfAdder），簡稱HA。圖 2 - 14 半加器的真值表和邏輯符號(a) 真值表； (b) 國標符號； (c) 慣用符號第2章 組合邏輯器件與電路 其中的Ai和Bi分別表示被加數和加數輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出， “”為加法器的限定符， “CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數表達式為iiiiiiiiiiBABABASBAC1 可見， 用1個與門和1個異或門就可以實現半加器電路。第2章 組合邏輯器件與電路 2) 全加器 對兩個1位二進制數Ai和Bi連同低位來的進位Ci進行的加法運算稱為“全加”。實現全加運算功能的邏輯部件叫做全加

32、器（FullAdder），簡稱FA。在多位數加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。 表表2 - 7 全加器真值表全加器真值表第2章 組合邏輯器件與電路 表中的Ai和Bi分別表示被加數和加數輸入，Ci表示來自相鄰低位的進位輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出。全加器的輸出邏輯函數表達式為iiiiiiiiiiiiiiiiiiiiiiiiiiiCBABACBABABACBACBABACBCABAC)()(1iiiiiiiiiiiiiiiiCBACBACBACBACBAS第2章 組合邏輯器件與電路圖 2 - 15 全加器電路及邏輯符號(a) 電路； (b) 國標

33、符號； (c) 慣用符號第2章 組合邏輯器件與電路 2. MSI 4位二進制數并行加法器位二進制數并行加法器 7483和74283是兩種典型的MSI 4位二進制數并行加法器， 其邏輯符號如圖2 - 16所示。其中A3A2A1A0和B3B2B1B0分別為4位二進制被加數和加數輸入，C0為相鄰低位的進位輸入，S3S2S1S0為相加后的4位和輸出，C4為相加后的進位輸出。國標符號中的P、Q為操作數限定符，為和輸出限定符。7483和74283的功能可以用下面的算術表達式來描述C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0 第2章 組合邏輯器件與電路圖 2-16 4位二進行加法器74

34、83/74283的符號 (a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路3. 加法器的擴展與應用1) 加法器的擴展 加法器的擴展特別簡單，只要將適當數量的MSI加法器模塊級聯， 即可實現任何兩個相同位數的二進制數的加法運算。 【例【例2 - 3】用7483實現兩個7位二進制數的加法運算。 解解 兩個7位二進制數的加法運算需要用兩片7483才能實現， 連接電路如圖2 - 17所示。注意，低位模塊的C0要接0，高位模塊的多余輸入端A3、B3也要接0。 第2章 組合邏輯器件與電路圖 2 - 17 7位二進制數加法器第2章 組合邏輯器件與電路2) 加法器的應用 【例【例2 - 4】用74

35、83構成1位8421BCD碼加法器。 解解 7483是4位二進制數加法器，也就是1位十六進制數加法，其進位規(guī)則為逢16進1。不管輸入什么進制的數給7483，7483都會將其視為二進制數來進行加法運算，而且運算結果也是二進制數表示的和。 而十進制數加法的進位規(guī)則為逢10進1，因此用7483實現BCD加法時，必須解決進位規(guī)則不同帶來的問題。只有對運算結果進行調整，才可得到BCD碼。 由于兩個1位十進制數相加時， 被加數A和加數B的取值范圍是09，其和的最大值是9+9=18，因此把018的十進制、二進制和BCD碼表示的值列于表2 - 8中，以便尋找二進制碼轉換為BCD碼的規(guī)律。 第2章 組合邏輯器件

36、與電路表2 - 8 十進制數018的幾種代碼表示第2章 組合邏輯器件與電路 經比較發(fā)現，當十進制數9，即二進制數(01001)2時，二進制碼與BCD碼相同；當十進制數10，即二進制數(01010)2時， BCD碼比二進制碼大6， 這正是十六進制加法和十進制加法進位規(guī)則相差的部分，因此，只要在二進制碼上加(0110)2就可以把二進制碼轉換為8421BCD碼， 同時產生進位輸出DC=1。 這種轉換可以由一個校正電路來完成。從表2 - 8可以看出，當C4=1時，或當S3=1且S2和S1中至少有一個為1時，進位輸出DC為1，所以， 進位輸出表達式為DC = C4+S3(S2+S1)= C4 + S3S

37、2 + S3S1當DC=1時，把(0110)2加到二進制加法器輸出端即可。第2章 組合邏輯器件與電路圖 2 - 18 1位8421BCD碼加法器電路第2章 組合邏輯器件與電路2.2.2 比較器比較器1. MSI 4位二進制數并行比較器位二進制數并行比較器圖 2 - 19 4位二進制數并行比較器7485的邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路 由真值表可知，只要兩數最高位不等， 就可以確定兩數大小， 以下各位（包括級聯輸入）可以為任意值；高位相等，需要比較低位的情況； 若A、 B兩數的各位均相等， 輸出狀態(tài)則取決于級聯輸入端的狀態(tài)。 因此， 當沒有更低位參與比較時

38、， 芯片的級聯輸入端(ab)(ab)(ab)應該接010，以便在A、 B兩數相等時， 產生AB的比較結果輸出。 這一點在使用時必須注意。 第2章 組合邏輯器件與電路表表2 - 9 4位二進制數并行比較器位二進制數并行比較器7485真值表真值表第2章 組合邏輯器件與電路2. 比較器的擴展與應用比較器的擴展與應用1) 比較器的擴展比較器的擴展 利用7485的級聯輸入， 可以方便地實現比較器規(guī)模的擴展。 第2章 組合邏輯器件與電路 【例2 - 5】用7485構成7位二進制數并行比較器。 解解 用7485構成的7位二進制數并行比較器如圖2 - 20所示。注意低位模塊的級聯輸入接“010”。此外，與加法

39、器高位多余輸入端的處理方法不同，比較器高位多余輸入端只要連接相同即可， 本電路中仍然接0。 第2章 組合邏輯器件與電路圖 2 - 20 7位二進制比較器第2章 組合邏輯器件與電路 2) 比較器的應用 利用比較器的“比較”功能，可以實現一些特殊的數字電路。 【例【例2 - 6】用7485構成4位二進制數的判別電路，當輸入二進制數B3B2B1B0(1010)2時，判別電路輸出 F為1，否則輸出F為0。 解解 將輸入二進制數B3B2B1B0與(1001)2進行比較，即將7485的A輸入端接B3B2B1B0，B輸入端接(1001)2，則當輸入二進制數B3B2B1B0(1010)2 時，比較器AB端輸出

40、為1。因此，可用AB端作為判別電路的輸出F，電路連接如圖2 - 21所示。第2章 組合邏輯器件與電路圖 2 - 21 例2 - 6判別電路第2章 組合邏輯器件與電路 事實上，前一小節(jié)介紹的8421BCD碼加法器中的校正電路， 也可以用7485來實現。因為將DC展開為C4、S3、S2、S1的標準式，可得 DC(C4,S3,S2,S1) = C4+ S3S2+ S3S1 = m(515) 即用C4S3S2S1和(0100)2進行比較，用AB端作DC的輸出。當C4S3S2S1(0101)2時，DC輸出為1。第2章 組合邏輯器件與電路2.2.3 編碼器編碼器1. 8421BCD編碼器編碼器圖 2 -

41、22 BCD編碼器框圖第2章 組合邏輯器件與電路表表2 - 10 8421BCD編碼器真值表編碼器真值表第2章 組合邏輯器件與電路 編碼器輸出Y8Y4Y2Y1的邏輯表達式為9753217632276544988IIIIIYIIIIYIIIIYIIY 可見，用4個或門就可實現8421BCD編碼器。由于表達式與“0”輸入I0無關，所以8421BCD編碼器可以省去I0輸入線。當所有輸入均無效(為0)時，就表示輸入為十進制數0， 編碼器輸出為0000。第2章 組合邏輯器件與電路 2. MSI 8線線-3線優(yōu)先編碼器線優(yōu)先編碼器 優(yōu)先編碼器對全部編碼輸入信號規(guī)定了各不相同的優(yōu)先等級， 當多個輸入信號同時

42、有效時，優(yōu)先編碼器能夠根據事先確定的優(yōu)先順序，只對優(yōu)先級最高的有效輸入信號進行編碼。74147和74148就是兩種典型的MSI優(yōu)先編碼器， 其中74147是8421BCD優(yōu)先編碼器，74148是8線-3線二進制優(yōu)先編碼器。 此處僅介紹74148，其邏輯符號和真值表分別如圖2 - 23和表2 - 11所示。國標符號中的“HPRI/BIN”是二進制優(yōu)先編碼器的限定符， H表示高者優(yōu)先；Z和V分別表示“互連關聯”和“或關聯”。第2章 組合邏輯器件與電路圖 2 - 23 優(yōu)先編碼器74148的邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路表2 11 優(yōu)先編碼器74148的真值表

43、第2章 組合邏輯器件與電路3. 編碼器的擴展編碼器的擴展圖 2 - 24 16線-4線優(yōu)先編碼器第2章 組合邏輯器件與電路2.2.4 譯碼器譯碼器 譯碼是編碼的逆過程，其作用正好與編碼相反。它將輸入代碼轉換成特定的輸出信號，恢復代碼的“本意”。在數字電路中， 能夠實現譯碼功能的邏輯部件稱為譯碼器(Decoder)。如果譯碼器有n位譯碼輸入和m個譯碼輸出信號，且m=2n，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。 譯碼器有變量譯碼器和顯示譯碼器之分。用于變量譯碼的譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。 第2章 組合邏輯器件與電路 1. 變量譯碼器變量譯碼器 1) 3線-8

44、線譯碼器74138圖 2 - 25 3線-8線譯碼器74138邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路表2 12 3線8線譯碼器74138真值表第2章 組合邏輯器件與電路 從真值表可見，74138譯碼器的譯碼輸出是低電平有效，SA、 是它的使能控制輸入，只有當 時，譯碼器才能工作，此時，每一個譯碼輸出信號 為譯碼輸入變量A2、 A1、A0的一個最大項Mi（或最小項mi 的“非”，(因為 ): CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAY

45、MAAAYMAAAYMAAAY第2章 組合邏輯器件與電路2) 4線線-16線譯碼器線譯碼器74154圖 2 - 26 4線-16線譯碼器74154邏輯符號(a) 國標符號； (b) 慣用符號第2章 組合邏輯器件與電路表2 13 4線-16線譯碼器74154真值表第2章 組合邏輯器件與電路續(xù)表續(xù)表第2章 組合邏輯器件與電路表表2-14 用用4線線-16線譯碼器線譯碼器74154構成構成BCD譯碼器譯碼器第2章 組合邏輯器件與電路圖 2 - 27 74154構成5421BCD譯碼器第2章 組合邏輯器件與電路2. 顯示譯碼器顯示譯碼器 1) 七段顯示數碼管的原理 發(fā)光二極管是一種半導體顯示器件，其基

46、本結構是由磷化鎵、 砷化鎵或磷砷化鎵等材料構成的PN結。當PN結外加正向電壓時， P區(qū)的多數載流子空穴向N區(qū)擴散，N區(qū)的多數載流子電子向P區(qū)擴散，當電子和空穴復合時會釋放能量， 并發(fā)出一定波長的光。 將七個發(fā)光二極管按一定的方式連接在一起，就構成了七段顯示數碼管， 其形狀如圖2 - 28(a)所示。顯示哪個字型，相應段的發(fā)光二極管就發(fā)光。 第2章 組合邏輯器件與電路圖 2 - 28 七段顯示數碼管結構(a) 七段顯示器； (b) 共陰極連接； (c) 共陽極連接第2章 組合邏輯器件與電路(2) 七段顯示譯碼器7448圖 2 - 29 七段顯示譯碼器7448邏輯符號(a) 國標符號； (b) 慣

47、用符號第2章 組合邏輯器件與電路表表2 - 15 七段顯示譯碼器七段顯示譯碼器7448真值表真值表第2章 組合邏輯器件與電路圖 2 - 30 具有滅零控制功能的八位數碼顯示系統(tǒng)第2章 組合邏輯器件與電路 3. 譯碼器的擴展與應用譯碼器的擴展與應用 1) 譯碼器的擴展 利用譯碼器的使能端，可以對譯碼器的規(guī)模進行擴展。 例如3線-8線譯碼器74138有3個使能輸入端，其中SA是高電平使能， 是低電平使能。合理使用這些使能輸入端， 不附加任何電路即可擴展其譯碼功能， 構成4線-16線譯碼器、 5線-32線譯碼器、 6線-64線譯碼器， 甚至于更多線的譯碼器。CBSS 和第2章 組合邏輯器件與電路 【

48、例2 - 7】將3線-8線譯碼器74138擴展為4線-16線譯碼器。 解解 將兩片74138擴展成4線-16線譯碼器的電路如圖2 - 31所示。當輸入變量A3為0時，片1的 端接低電平，在外部使能端為0時允許譯碼，其輸出取決于輸入變量A2、A1、A0；片2的SA端為0，禁止譯碼，其輸出皆為1。當輸入變量A3為1時，片1的端為1，禁止譯碼，其輸出皆為1。片2的SA端為1，在外部使能端為0時允許譯碼，其輸出狀態(tài)由輸入變量A2、A1、A0決定。由此可見，該電路實現了4線-16線譯碼。 BSBS第2章 組合邏輯器件與電路圖 2 31 74138擴展為4線-16線譯碼器第2章 組合邏輯器件與電路 2)

49、譯碼器的應用 譯碼器可在在計算機系統(tǒng)中用作地址譯碼器。 計算機系統(tǒng)中的眾多器件(例如寄存器、 存儲器)和外設(例如鍵盤、 顯示器、 打印機等)接口都通過統(tǒng)一的地址總線B(Address Bus)、 數據總線DB(Data Bus)、 控制總線CB(Control Bus)與CPU相連，如圖2 - 32所示。第2章 組合邏輯器件與電路圖 2 - 32 譯碼器在計算機系統(tǒng)中的應用第2章 組合邏輯器件與電路 可用譯碼器實現數據分配器。 數據分配器(Demultiplexer/Data Distributor)是將一路輸入數據分配給多路數據輸出中的某一路輸出的一種組合邏輯電路， 與時分復用通信中接收端

50、電子開關的功能類似。 國標符號中規(guī)定用DX作為數據分配器的限定符。 四路數據分配器的慣用符號和真值表如圖2 - 33所示，其中D為一路數據輸入，D3D0為四路數據輸出，A1、A0為地址選擇碼輸入。其輸出函數表達式為 DAADDAADDAADDAAD013012011010第2章 組合邏輯器件與電路圖 2 - 33 數據分配器的慣用符號和真值表 (a) 慣用符號； (b) 真值有第2章 組合邏輯器件與電路圖 2 - 34 74138實現四路數據分配器第2章 組合邏輯器件與電路表2 - 16 74138實現四路數據分配器第2章 組合邏輯器件與電路圖 2 - 35 74138實現八路數據分配器第2章

51、 組合邏輯器件與電路 (3) 其它應用 譯碼器除了作譯碼器和實現數據分配器外，還可以有別的一些應用。例如，與計數器結合使用，可以構成脈沖分配器； 與三態(tài)門結合，可以構成數據選擇器；附加少量邏輯門，還可實現組合邏輯函數。第2章 組合邏輯器件與電路2.2.5 數據選擇器數據選擇器 1. 數據選擇器的邏輯功能數據選擇器的邏輯功能 數據選擇器(Multiplexer/Data Selector)是一種能從多路輸入數據中選擇一路數據輸出的組合邏輯電路，與時分復用通信中發(fā)送端電子開關的功能類似。國標符號中規(guī)定用MUX作為數據選擇器的限定符。目前常用的數據選擇器有二選一、 四選一、 八選一和十六選一等多種類

52、型。 二選一的慣用邏輯符號及真值表如圖2 - 36所示，其中D0、 D1是兩路數據輸入，A0為地址選擇碼輸入，Y為數據選擇器的輸出。從真值表可見，當A0=0時，選擇D0輸出；當A0=1時，選擇D1輸出。它的輸出函數表達式為1000DADAY第2章 組合邏輯器件與電路圖 2 - 36 二選一符號及真值表圖 2 - 37 四選一符號及真值表 (a) 慣用符號； (b) 真值表第2章 組合邏輯器件與電路 四選一的慣用邏輯符號及真值表如圖2 - 37示，其中，D0、 D1、D2、D3是四路數據輸入，A1、A0為地址選擇碼輸入，Y為數據選擇器的輸出。將地址選擇碼轉換為十進制數，就是要選擇一路數據D的序號

53、下標。由此不難寫出四選一的輸出函數表達式為301201101001DAADAADAADAAY更大規(guī)模的數據選擇器的慣用符號、真值表及表達式可以類似得出。第2章 組合邏輯器件與電路2. MSI數據選擇器數據選擇器 1) 雙四選一數據選擇器74153 雙四選一數據選擇器74153的慣用符號和真值表如圖2 - 38所示(一片74153包含兩個四選一)。從圖中可見，它和四選一的一般符號相比，多了一個選通使能端 。當 時，74153不工作，輸出Y為0；當 時，74153正常工作。因此ST1ST0ST)(301201101001DAADAADAADAASTY第2章 組合邏輯器件與電路圖 2 - 38 74

54、153慣用符號及真值表 A1 A0Y1 0 0 00 0 10 1 00 1 10D0D1D2D3MUXYD0D1A1(a)(b)D2D3A0STST第2章 組合邏輯器件與電路圖 2 - 39 74153國標符號 (a) 慣用符號； (b) 真值表EN0123MUX1Y1D01D11D21D3ST12Y2D02D12D22D3ST201A0A130G第2章 組合邏輯器件與電路2) 八選一數據選擇器74151圖 2 - 40 74151邏輯符號與真值表 (a) 國標符號； (b) 慣用符號； (c) 真值表第2章 組合邏輯器件與電路 為了簡潔起見，74151的輸出函數表達式以A2、A1、A0的最

55、小項形式給出70012),(iiiiDmSTAAAY第2章 組合邏輯器件與電路3. 數據選擇器的擴展與應用數據選擇器的擴展與應用1) 數據選擇器的擴展圖 2 - 41 數據選擇器的通道擴展(三十二選一)MUXSTD0D1D2D3D4D5D6D7YA2A1A0A3D8D9D10D11D12D13D14D15STD0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15Y0MUXSTD0D1D2D3D4D5D6D7YA2A1A0A3D8D9D10D11D12D13D14D15D16D17D18D19D20D21D22D23D24D25D26D27D28Y1D29D30D31A3A

56、2A1A0A4STD0D1A0YYMUX第2章 組合邏輯器件與電路2) 數據選擇器的應用用作多路數字開關。 實現數據并/串轉換。第2章 組合邏輯器件與電路圖 2 - 42 由74151構成的8位并/串轉換電路與真值表 (a) 電路； (b) 真值表第2章 組合邏輯器件與電路2.3 組合邏輯電路分析組合邏輯電路分析2.3.1 門級電路分析門級電路分析 1. 分析步驟分析步驟 由邏輯門構成的組合邏輯電路， 其分析過程通常分為以下三個步驟： 根據給定的邏輯電路， 寫出輸出函數的邏輯表達式； 根據已寫出的輸出函數的邏輯表達式， 列出真值表； 根據邏輯表達式或真值表， 判斷電路的邏輯功能。第2章 組合邏

57、輯器件與電路 2. 分析舉例分析舉例【例2 - 8】分析圖2 - 43所示組合邏輯電路的功能。解解ACBCABACBCABF 其真值表如表2 - 17所示。 從真值表可以看出， 三個輸入變量中，當有兩個或兩個以上的輸入變量取值為1時，輸出F = 1，否則F = 0。因此。該電路實際上是對輸入變量為“1”的個數的多少進行判斷， “多數”為1時， 輸出F=1。如果將A、B、C分別看做三人對某一提案表決， “1”表示贊成， “0”表示不贊成； 將F看作對該提案的表決結果， “1”表示提案獲得通過， “0”表示提案未獲得通過， 則該電路便實現了一種按照少數服從多數原則進行投票表決的功能。因此可以判斷，

58、該電路是一種“表決電路”。第2章 組合邏輯器件與電路圖 2 - 43 例2 - 8電路第2章 組合邏輯器件與電路表2 17 真值表第2章 組合邏輯器件與電路【例2 - 9】分析圖2 - 44所示組合邏輯電路的功能。 解解 這是一個多輸出函數， 其輸出表達式為CABCBAABCBAFCBAABF)()()()(12整理上式得整理上式得ABCBCACABCBAFBCACABF)(12第2章 組合邏輯器件與電路圖 2 - 44 例2 - 9電路第2章 組合邏輯器件與電路表表2 - 18 例例2 - 9真值表真值表第2章 組合邏輯器件與電路2.3.2 模塊級電路分析模塊級電路分析 1. 分析方法分析方

59、法 能寫出給定邏輯電路的輸出邏輯函數表達式時，盡量寫出表達式，然后列出真值表，判斷電路的邏輯功能； 不能寫出表達式、但能根據模塊的功能及連接方法列出電路的真值表時，盡量列出真值表，從真值表判斷電路的邏輯功能； 既不能寫出邏輯表達式、也不能列出真值表時，可根據所使用模塊的功能及連接方法，通過分析和推理，判斷電路的邏輯功能。第2章 組合邏輯器件與電路 2 分析舉例分析舉例【例2 - 10】分析圖2 - 45所示組合邏輯電路的功能。圖 2 - 45 例2 - 10電路第2章 組合邏輯器件與電路 解解 該電路由兩片四選一選擇器和一個非門構成，可以寫出J和S的輸出函數表達式：CABCBACBACBASA

60、BCBACBABAJ10整理得ABCCBACBACBASABCBABCAJ第2章 組合邏輯器件與電路 【例【例2 - 11】分析圖2 - 46所示組合邏輯電路的功能。已知輸入B3B2B1B0為5421BCD碼。 解解 該電路由1片4位二進制數比較器和1片4位二進制數加法器構成，要寫出表達式已經比較困難?？梢灾苯痈鶕臃ㄆ骱捅容^器的功能， 列出電路的真值表， 如表2 - 19所示。第2章 組合邏輯器件與電路圖 2 - 46 例2 - 11電路第2章 組合邏輯器件與電路表2 - 19 例2 - 11電路真值表從真值表可見，輸入B3B2B1B0是5421BCD碼時，輸出Y3Y2Y1Y0為8421BC