LVPECL詳細(xì)講解

1、lvpecl詳細(xì)講解lvpecl即low voltage positive emitter-couple logic，也就是低壓正發(fā)射極耦合邏輯，使用3.3v或2.5v電源，lvpecl是由pecl演變而來的，pecl即 positive emitter-couple logic，也就是正發(fā)射極耦合邏輯的意思，使用5.0v電源，而pecl是由ecl演變而來的，ecl即emitter-couple logic，也就是發(fā)射極耦合邏輯，ecl有兩個(gè)供電電壓vcc和vee。當(dāng)vee接地時(shí)，vcc接正電壓時(shí)，這時(shí)的邏輯稱為pecl；當(dāng)當(dāng)vcc接地時(shí)，vee接負(fù)電壓時(shí)，這時(shí)的邏輯成為necl，vee一般接

2、-5.2v電源；一般狹義的ecl就是指necl。 ecl分類：ecl/pecl/lvpecl邏輯的優(yōu)點(diǎn)：1. 輸出阻抗低(68ohm)，輸出阻抗高(可以看作無窮大)，所以驅(qū)動(dòng)能力特別強(qiáng)，它可以驅(qū)動(dòng)50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的改變。由于驅(qū)動(dòng)能力強(qiáng)，所以支持更遠(yuǎn)距離的傳輸，所以背板走線或長線纜傳輸基本上都使用ecl邏輯。2. ecl器件對電壓和溫度的變化不如ttl和cmos器件敏感，ecl時(shí)鐘驅(qū)動(dòng)器產(chǎn)生的各路時(shí)鐘的并發(fā)性更好，skew更小。3. 相對于同為差分信號的lvds，ecl支持的速率更高，受工藝的限制，lvds的邏輯很少有高于1.5ghz的應(yīng)用，而ecl可以應(yīng)用高

3、于10ghz的場合，可以說，高于5ghz的場合，基本上是ecl和cml的天下。在所有的數(shù)字電路中，ecl的工作速度最高，其延時(shí)小于1ns，在中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用。4. 對傳輸線阻抗的適應(yīng)范圍更寬。lvds屬于電流型驅(qū)動(dòng)，其終端的100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號的擺幅，終端電阻的阻值必須取100ohm，為了保證較好的信號完整性，lvds的傳輸線阻抗也必須精確控制在50ohm，否則容易產(chǎn)生反射等si問題。 ecl/pecl/lvpecl邏輯的缺點(diǎn)：跟它的優(yōu)點(diǎn)一樣，ecl的缺點(diǎn)也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ecl電路的邏輯擺幅只有0.8v，直流噪聲容限只有200mv?？梢哉f，ecl的高速性能是用高功耗、低噪聲容限為代價(jià)換來的。pecl的標(biāo)準(zhǔn)輸出負(fù)載是50ohm至vcc-2v的電平上，在這種負(fù)載條件下，out+與out-的靜態(tài)電平典型值為vcc-1.3v，out+與out-的輸出電流為14ma。 pecl的輸出電路結(jié)構(gòu)：pecl的輸入是一個(gè)具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到vcc-1.3v，這樣允許的輸入信號電平動(dòng)態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路