VHDL語(yǔ)言與EDA課程設(shè)計(jì)數(shù)字頻率計(jì)

1、湖南人文科技學(xué)院課程設(shè)計(jì)報(bào)告課程名稱：vhdl語(yǔ)言與eda課程設(shè)計(jì)設(shè)計(jì)題目： 數(shù)字頻率計(jì) 系 別： 通信與控制工程系 專(zhuān) 業(yè)： 電子信息工程 班 級(jí)： 08級(jí)電信二班 學(xué)生姓名: 學(xué) 號(hào): 起止日期: 11年6月13日 11年6月23日 指導(dǎo)教師: 教研室主任： 3指導(dǎo)教師評(píng)語(yǔ)： 指導(dǎo)教師簽名： 年 月 日成績(jī)?cè)u(píng)定項(xiàng) 目權(quán)重成績(jī)周杰盧歐1、設(shè)計(jì)過(guò)程中出勤、學(xué)習(xí)態(tài)度等方面0.22、課程設(shè)計(jì)質(zhì)量與答辯0.53、設(shè)計(jì)報(bào)告書(shū)寫(xiě)及圖紙規(guī)范程度0.3總 成 績(jī) 教研室審核意見(jiàn)：教研室主任簽字： 年 月 日教學(xué)系審核意見(jiàn)： 主任簽字： 年 月 日摘 要數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量

2、裝置，是計(jì)算機(jī)，通訊設(shè)備、音頻設(shè)音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。本次課程設(shè)計(jì)設(shè)計(jì)以eda工具作為開(kāi)發(fā)手段，運(yùn)用vhdl語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高整體的性能和可靠性。eda（electronic design automation）即電子設(shè)計(jì)自動(dòng)化。eda技術(shù)指的是以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)設(shè)計(jì)的主要表達(dá)方式，自動(dòng)完成集成電子系統(tǒng)設(shè)計(jì)的一門(mén)新技術(shù)。本設(shè)計(jì)用vhdl在cpld器件上實(shí)現(xiàn)一種8 位十進(jìn)制數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，具有體積小、可靠性高

3、、功耗低的特點(diǎn)，設(shè)計(jì)出的頻率計(jì)能夠準(zhǔn)確的測(cè)出輸入信號(hào)的頻率，最后通過(guò)系統(tǒng)仿真，下載、驗(yàn)證和調(diào)試運(yùn)行，實(shí)現(xiàn)了一個(gè)性能良好的8位數(shù)字頻率計(jì)初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。其基本原理是使用一個(gè)頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對(duì)比測(cè)量其他信號(hào)的頻率，即計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。該數(shù)字頻率計(jì)可以在不更改硬件電路的基礎(chǔ)上，對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，而且整個(gè)系統(tǒng)非常精簡(jiǎn)，具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，實(shí)用性極高。本文詳細(xì)描述了數(shù)字頻率計(jì)的設(shè)計(jì)流程及正確實(shí)現(xiàn)。關(guān)鍵詞：數(shù)字頻率計(jì)；eda；vhdl；quartus目 錄設(shè)計(jì)要求11、方案論證與對(duì)比11.1方案對(duì)比11.2方案選擇2

4、2.總體模塊設(shè)計(jì)23.單元模塊設(shè)計(jì)33.1 頂層模塊設(shè)計(jì)33.2 測(cè)頻控制模塊43.3十進(jìn)位計(jì)數(shù)模塊53.4 測(cè)頻鎖存模塊74.系統(tǒng)仿真85.硬件下載測(cè)試96.總結(jié)與致謝10參考文獻(xiàn)11附錄12數(shù)字頻率計(jì) 設(shè)計(jì)要求1能夠顯示的頻率為8位10進(jìn)制；2測(cè)量的波形的電壓最大值小于5v；3能測(cè)量正弦波、三角波、方波或其他周期性波形的頻率；3用數(shù)碼管顯示測(cè)試的結(jié)果。 1、方案論證與對(duì)比1.1方案對(duì)比方案一：使用atmel公司的at89c51實(shí)現(xiàn)一基于單片機(jī)的設(shè)計(jì)，用單片機(jī)定時(shí)器和計(jì)數(shù)器來(lái)實(shí)現(xiàn)對(duì)頻率的測(cè)量，直接用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它以用測(cè)量頻率的方法對(duì)ttl方波頻率進(jìn)行自動(dòng)測(cè)量，使

5、用該單片作為控制器件使被測(cè)頻率信號(hào)通過(guò)信號(hào)處理電路，閘門(mén)時(shí)間與被測(cè)信號(hào)與非處理，產(chǎn)生信號(hào)脈沖，經(jīng)過(guò)分頻電路，然后送入單片機(jī)進(jìn)行運(yùn)算和處理，單片機(jī)將處理的數(shù)據(jù)通過(guò)顯示器顯示。其方案方案設(shè)計(jì)框圖如圖1所示： 整形電路計(jì)數(shù)器寄存器顯示器同步檢測(cè)自動(dòng)換擋量程選擇分頻器時(shí)鐘 圖1 整體方案設(shè)計(jì)圖方案二：基于eda技術(shù)和vhdl語(yǔ)言為程序設(shè)計(jì)語(yǔ)言在器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，其基本原理是使用一個(gè)頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對(duì)比測(cè)量其他信號(hào)的頻率，即計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。該數(shù)字頻率計(jì)可以在不更改硬件電路的基礎(chǔ)上，對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，然后用8位十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率

6、，設(shè)計(jì)出的頻率計(jì)能夠準(zhǔn)確的測(cè)出輸入信號(hào)的頻率，最后通過(guò)系統(tǒng)仿真，下載、驗(yàn)證和調(diào)試運(yùn)行，實(shí)現(xiàn)了一個(gè)性能良好的8位數(shù)字頻率計(jì)設(shè)計(jì)目標(biāo)。其基本框圖如圖2所示： 譯碼驅(qū)動(dòng)電路鎖存器信號(hào)整形電路數(shù)碼顯示計(jì)數(shù)器 脈沖發(fā)生器測(cè)頻控制信號(hào)發(fā)生器圖2 數(shù)字頻率計(jì)原理框圖1.2方案選擇單片機(jī)與eda技術(shù)相比，eda以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)設(shè)計(jì)的主要表達(dá)方式，自動(dòng)完成集成電子系統(tǒng)設(shè)計(jì)的一門(mén)新技術(shù)1。其基本原理是使用一個(gè)頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對(duì)比測(cè)量其他信號(hào)的頻率，即計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。該數(shù)字頻率計(jì)可以在不更改硬件電路的基礎(chǔ)上，對(duì)系

7、統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，而且整個(gè)系統(tǒng)非常精簡(jiǎn)，具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，實(shí)用性極高。本設(shè)計(jì)就是采用vhdl語(yǔ)言和eda技術(shù)的設(shè)計(jì)流程來(lái)正確實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)。vhdl語(yǔ)言具有很強(qiáng)大的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。vhdl支持各種模式的設(shè)計(jì)方法：自頂向下與自底向上或混合方法。用vhdl進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專(zhuān)心致力于其功能的實(shí)現(xiàn)，所以選擇方案二。2.總體模塊設(shè)計(jì)頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率，通常情況下計(jì)

8、算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)我們稱閘門(mén)時(shí)間為1秒。閘門(mén)時(shí)間也可以大于或小于一秒2。頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。本文的數(shù)字頻率計(jì)是按照計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)的基本原理來(lái)設(shè)計(jì)，此時(shí)取閘門(mén)時(shí)間為1秒。數(shù)字頻率計(jì)的關(guān)鍵組成部分包括一個(gè)測(cè)頻控制信號(hào)發(fā)生器、一個(gè)計(jì)數(shù)器和一個(gè)鎖存器，另外包含信號(hào)整形電路、脈沖發(fā)生器、譯碼驅(qū)動(dòng)電路和顯示電路，其流程圖如下面面的圖3所示：設(shè)計(jì)說(shuō)明書(shū)建立vhdl行為模型vhdl行為仿真vhdl-rtl級(jí)建模前端功能仿真邏輯綜合測(cè)試向量生成功能仿真結(jié)構(gòu)綜合門(mén)級(jí)時(shí)序仿真硬件測(cè)試設(shè)計(jì)完成圖3 設(shè)計(jì)流程的框

9、圖工作過(guò)程：系統(tǒng)正常工作時(shí)，脈沖信號(hào)發(fā)生器輸入1hz的標(biāo)準(zhǔn)信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器的處理，2分頻后即可產(chǎn)生一個(gè)脈寬為1秒的時(shí)鐘信號(hào)，以此作為計(jì)數(shù)閘門(mén)信號(hào)。測(cè)量信號(hào)時(shí)，將被測(cè)信號(hào)通過(guò)信號(hào)整形電路,產(chǎn)生同頻率的矩形波,輸入計(jì)數(shù)器作為時(shí)鐘。當(dāng)計(jì)數(shù)閘門(mén)信號(hào)高電平有效時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)，并將計(jì)數(shù)結(jié)果送入鎖存器中。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。最后將鎖存的數(shù)值由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。3.單元模塊設(shè)計(jì)3.1 頂層模塊設(shè)計(jì)由于綜合工具可以將高級(jí)別的模型轉(zhuǎn)化生成為門(mén)級(jí)模型，所以整個(gè)設(shè)計(jì)過(guò)程基本是由計(jì)算機(jī)自動(dòng)完成的。認(rèn)為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)

10、化的指標(biāo)，控制邏輯綜合的方式和指向3。 圖4是頻率計(jì)的頂層設(shè)計(jì)的原理圖。其中模塊control是測(cè)頻時(shí)序控制模塊，cnt10_8模塊是是十位計(jì)數(shù)器模塊，latch8是測(cè)頻時(shí)序鎖存模塊，還有選定各個(gè)引腳，這些模塊是由vhdl語(yǔ)言設(shè)計(jì)之后生成的，將這些模塊連接起來(lái)，從而實(shí)現(xiàn)其頂層模塊的功能，如圖4所示。圖4 頂層設(shè)計(jì)的原理圖3.2 測(cè)頻控制模塊 1、此模塊主要由時(shí)鐘輸入、計(jì)數(shù)器時(shí)鐘使能、計(jì)數(shù)器清零、輸出鎖存構(gòu)成。其具體的實(shí)現(xiàn)是由一個(gè)1秒的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)，1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清0，為下一測(cè)頻計(jì)數(shù)周期作好準(zhǔn)備。2、具體程序如下。library ieee; 測(cè)頻控制電路

11、use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk : in std_logic; 定義邏輯電路的端口 cen : out std_logic; rst : out std_logic; load : out std_logic ); end control ;architecture behav of control is 語(yǔ)句說(shuō)明 signal div2clk : std_logic;begin 功能描述語(yǔ)句 process( clk ) begin if clkev

12、ent and clk = 1 then 在順序語(yǔ)句if條件下選擇高電平 div2clk = not div2clk; end if; end process; process (clk, div2clk) begin if clk=0 and div2clk=0 then rst=1; else rst = 0; end if; 確保clk的變化是一次上升沿的跳變 end process; load = not div2clk; cen 0); elsif fxevent and fx=1 then if ena =1 then if cqi 9 then cqi:=cqi+1;cout0)

13、; cout0); end if;end if; outy fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:cnt10 port map(fx=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4);u3:cnt10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:cnt10 port map(fx=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);u5:cnt

14、10 port map(fx=e(3),rst=rst,ena=ena,cout=e(4),outy=d(19 downto 16);u6:cnt10 port map(fx=e(4),rst=rst,ena=ena,cout=e(5),outy=d(23 downto 20);u7:cnt10 port map(fx=e(5),rst=rst,ena=ena,cout=e(6),outy=d(27 downto 24);u8:cnt10 port map(fx=e(6),rst=rst,ena=ena,cout=e(7),outy=d(31 downto 28);end architectu

15、re one;3.4 測(cè)頻鎖存模塊1、在頻率計(jì)的設(shè)計(jì)當(dāng)中設(shè)計(jì)了一個(gè)鎖存器，設(shè)置鎖存的器的好處就是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零而使信號(hào)不斷的閃爍，這個(gè)模塊的功能就是將計(jì)數(shù)器在規(guī)定時(shí)間的計(jì)數(shù)值鎖存進(jìn)鎖存器中4。2、主要的設(shè)計(jì)程序如下。library ieee; 鎖存器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch8 isport(d:in std_logic_vector(31 downto 0); clk:in std_logic;q:out std_logic_vector(31 downto 0);end latch8;architecture one of latch8 isbeginprocess(clk,d)variable cqi:std_logic_vector(31 downto 0);beginif clkevent and clk=1 then q fx, rst = synthesized_wire_0, ena = synthesiz