基于VHDL語(yǔ)言的HDB3碼編解碼器設(shè)計(jì)

1、目錄引言11 緒論11.1可編程邏輯器件概述11.1.1 可編程邏輯器件的發(fā)展歷程11.1.2 可編程邏輯器件的特點(diǎn)21.1.3 可編程邏輯器件的一般設(shè)計(jì)流程41.1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法61.2 VHDL語(yǔ)言概述71.2.1 VHDL語(yǔ)言介紹71.2.2語(yǔ)言特性、功能與特點(diǎn)71.2.3 TOP-DOWN的設(shè)計(jì)思想簡(jiǎn)介81.3 Quartus II的介紹91.3.1 Quartus II的產(chǎn)生與發(fā)展91.3.2 Quartus II功能概論101.3.3 Quartus II的應(yīng)用102 HDB3碼介紹212.1 數(shù)字基帶信號(hào)212.2 NRZ，AMI，HDB3碼之間的對(duì)應(yīng)關(guān)系212.3

2、 HDB3碼的編/譯碼規(guī)則223 用VHDL語(yǔ)言設(shè)計(jì)HDB3編碼器243.1 HDB3編碼器實(shí)現(xiàn)的基本原理243.2 HDB3編碼器的設(shè)計(jì)過(guò)程243.3 HDB3編碼器仿真波形304 用VHDL語(yǔ)言設(shè)計(jì)HDB3譯碼器314.1 HDB3解碼器實(shí)現(xiàn)的基本原理314.2 HDB3解碼器的設(shè)計(jì)過(guò)程324.3 HDB3解碼器仿真波形335總結(jié)355.1 系統(tǒng)設(shè)計(jì)思路小結(jié)355.2 畢設(shè)存在的問(wèn)題及不足365.3 畢設(shè)后的感想36致謝37參考文獻(xiàn)38附錄：基于VHDL語(yǔ)言的HDB3碼編/解碼器設(shè)計(jì)程序39摘要現(xiàn)代通信在技術(shù)一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號(hào)，稱(chēng)為信源編碼，經(jīng)過(guò)調(diào)制后進(jìn)行傳輸，

3、在接收端先進(jìn)行解調(diào)恢復(fù)為基帶信號(hào)，再進(jìn)行解碼轉(zhuǎn)換為消息。在實(shí)際的基帶傳輸系統(tǒng)中，并不是所有電波均能在信道中傳輸，因此有基帶信號(hào)的選擇問(wèn)題，因此對(duì)碼型的設(shè)計(jì)和選擇需要符合一定的原則。HDB3（High Density Binary3）碼是AMI碼的一種改進(jìn)型。HDB3碼保持了AMI碼的優(yōu)點(diǎn)，克服了AMI碼在遇到連“0”長(zhǎng)時(shí)難以提取定時(shí)信息的困難，因而獲得廣泛應(yīng)用。CCITT已建議把HDB3碼作為PCM終端設(shè)備一次群到三次群的接口碼型。我本次畢業(yè)設(shè)計(jì)的主要內(nèi)容就是基于VHDL語(yǔ)言的HDB3編/解碼器的設(shè)計(jì)，它所要達(dá)到的要求就是能從軟件方面來(lái)實(shí)現(xiàn)HDB3編/解碼器的基本功能，并能協(xié)調(diào)整個(gè)設(shè)計(jì)，使之達(dá)

4、到預(yù)想的要求。設(shè)計(jì)的核心部分是：在Quartus的軟件平臺(tái)上，用VHDL語(yǔ)言來(lái)完成HDB3編/解碼器的各個(gè)模塊的設(shè)計(jì)并將它們合為一個(gè)整體的系統(tǒng)。設(shè)計(jì)中所用到的知識(shí)主要是：對(duì)VHDL碼型基本原理和特性的認(rèn)識(shí)、對(duì)Quartus 軟件的熟練操作、對(duì)VHDL（超高速集成電路硬件描述語(yǔ)言）的掌握和應(yīng)用，這些知識(shí)都是進(jìn)行電子設(shè)計(jì)的基本知識(shí)和能力，只有基礎(chǔ)知識(shí)和能力扎實(shí)了，才能更好的進(jìn)行更高層次的電子設(shè)計(jì)，所以這個(gè)設(shè)計(jì)也是對(duì)電子設(shè)計(jì)基本能力的很好的鍛練。關(guān)鍵字：現(xiàn)代通信 HDB3碼 模塊 VHDL Quartus 軟件 基于VHDL語(yǔ)言的HDB3碼編/解碼器設(shè)計(jì)1.2 VHDL語(yǔ)言概述1.2.1 VHDL語(yǔ)

5、言介紹VHDL的全名是very-high-speed integrated circuit hardware description language，誕生與1982年。1987年底VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE發(fā)布了HDL標(biāo)準(zhǔn)版本后，各EDA公司相繼推出了自己的VHDL實(shí)際環(huán)境，或宣布自己的程序可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修正，從更高的抽象層次和系統(tǒng)描述能力擴(kuò)展VHDL的內(nèi)容。現(xiàn)在，VHDL和VERILOG作為IEEE的工業(yè)硬件描述語(yǔ)言，又得到了眾

6、多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分,及端口）和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。1.2.2語(yǔ)言特性、功能與特點(diǎn)聯(lián)性的

7、語(yǔ)法和形式雖類(lèi)似與一般程序語(yǔ)言，但是涵蓋許多與硬件關(guān)聯(lián)的語(yǔ)法構(gòu)造。其特有的層次性由上而下的結(jié)構(gòu)VHDL語(yǔ)言可描述一個(gè)數(shù)字電路的輸入，輸出以及相互之間的行為和功能。而其硬件關(guān)式語(yǔ)法結(jié)構(gòu)適合大型設(shè)計(jì)項(xiàng)目的團(tuán)隊(duì)合作。在主要的系統(tǒng)結(jié)構(gòu)，組件及相互間的連接方式?jīng)Q定以后，就能將工作分包下去，各自獨(dú)立進(jìn)行，例如使用主程序外的組件，函數(shù)以及程序內(nèi)的塊程序。1.3 Quartus II的介紹1.3.1 Quartus II的產(chǎn)生與發(fā)展Quartus 是Altera公司提供的可編程邏輯器件的集成開(kāi)發(fā)軟件，是該公司前一代可編程邏輯器件的集成開(kāi)發(fā)軟件MAX+plus 的更新?lián)Q代產(chǎn)品。Quartus 集成開(kāi)發(fā)軟件支持可

8、編程邏輯器件開(kāi)發(fā)的整個(gè)過(guò)程，它提供一種與器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程。Quartus 集成開(kāi)發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊.以及EDA網(wǎng)表文件生成器等。可編程邏輯器件開(kāi)發(fā)的所有過(guò)程為：設(shè)計(jì)輸入、綜合、布局和布線(xiàn)、驗(yàn)證和仿真以及可編程邏輯器件的編程或配置。1.3.2 Quartus II功能概論作為一種電子設(shè)計(jì)自動(dòng)化（EDA）的工具，Quartus 可編程邏輯器件的集成開(kāi)發(fā)軟件支持可編程邏輯器件開(kāi)發(fā)的全過(guò)程。這個(gè)過(guò)程包括以下步驟：創(chuàng)建工程，工程用來(lái)組織整個(gè)可編程邏輯器件開(kāi)發(fā)的過(guò)

9、程；設(shè)計(jì)輸入，本章介紹利用硬件描述語(yǔ)言通過(guò)文本編輯的方法完成電路設(shè)計(jì)；設(shè)計(jì)編譯，把設(shè)計(jì)輸入轉(zhuǎn)換為支持可編程邏輯器件編程的文件格式；設(shè)計(jì)仿真，該步驟用來(lái)檢查設(shè)計(jì)是否滿(mǎn)足邏輯要求；器件編程，使得可編程邏輯具有所要求的邏輯功能。2 HDB3碼介紹2.1 數(shù)字基帶信號(hào)數(shù)字基帶信號(hào)的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場(chǎng)合可不經(jīng)過(guò)載波調(diào)制和解調(diào)過(guò)程，而對(duì)基帶信號(hào)進(jìn)行直接傳輸。為使基帶信號(hào)能適合在基帶信道中傳輸，通常要經(jīng)過(guò)基帶信號(hào)變化，這種變化過(guò)程事實(shí)上就是編碼過(guò)程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點(diǎn)和不同的用途。作為傳輸用的基帶信號(hào)歸納起來(lái)有如下要求：1 希望將原始信

10、息符號(hào)編制成適合與傳輸用的碼型；2 對(duì)所選碼型的電波形，希望它適宜在信道中傳輸。可進(jìn)行基帶傳輸?shù)拇a型較多。1、 AMI碼AMI碼稱(chēng)為傳號(hào)交替反轉(zhuǎn)碼。其編碼規(guī)則為代碼中的0仍為傳輸碼0，而把代碼中1交替地變化為傳輸碼的+1-1+1-1，、。 舉例如下。消息代碼：0 1 1 1 0 0 1 0 、AMI 碼：0 +1 -1 +1 0 0 -1 0 、或 0 -1 +1 -1 0 0 +1 0 、AMI碼的特點(diǎn)：（1） 無(wú)直流成分且低頻成分很小，因而在信道傳輸中不易造成信號(hào)失真。（2） 編碼電路簡(jiǎn)單，便于觀察誤碼狀況。（3） 由于它可能出現(xiàn)長(zhǎng)的連0串，因而不利于接受端的定時(shí)信號(hào)的提取。2、 HDB3

11、碼 這種碼型在數(shù)字通信中用得很多，HDB3碼是AMI碼的改進(jìn)型，稱(chēng)為三階高密度雙極性碼。它克服了AMI碼的長(zhǎng)連0傳現(xiàn)象。2.2 NRZ，AMI，HDB3碼之間的對(duì)應(yīng)關(guān)系假設(shè)信息碼為0000 0110 0001 0000，對(duì)應(yīng)的NRZ碼、AMI碼，HDB3碼如圖2-1所示。 信息代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0AMI波形AMI代碼 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0NRZ波形HDB3代碼 B 0 0 V 0 -1 1 -B 0 0 -V 1 0 0 0 VHDB3波形 圖2-1 NRZ ，AMI，HDB3碼型圖分析表現(xiàn)，AMI碼及

12、HDB3碼的功率譜不含有離散譜fS成份（fS1/TS，等于位同步信號(hào)頻率）。在通信的終端需將他們譯碼為NRZ碼才能送給數(shù)字終端機(jī)或數(shù)/模轉(zhuǎn)換電路。在做譯碼時(shí)必須提供位同步信號(hào)。工程上，一般將AMI或HDB3碼數(shù)字信號(hào)進(jìn)行整流處理，得到占空比為0.5的單極性歸零碼（RZ|0.5TS）。由于整流后的AMI，HDB3碼中含有離散譜fS，故可用一選頻網(wǎng)絡(luò)得到頻率為fS的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號(hào)。 2.3 HDB3碼的編/譯碼規(guī)則 HDB3碼的編碼規(guī)則：（1） 將消息代碼變換成AMI碼；（2） 檢查AMI碼中的連0情況，當(dāng)無(wú)4個(gè)以上的連0傳時(shí)，則保持AMI的形式不變；若出現(xiàn)4個(gè)

13、或4個(gè)以上連0時(shí)，則將1后的第4個(gè)0變?yōu)榕c前一非0符號(hào)（+1或-1）同極性的符號(hào)，用V表示（+1記為+V，-1記為-V（3） 檢查相鄰V符號(hào)間的非0符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的V符號(hào)的前一非0符號(hào)后的第1個(gè)0變?yōu)?B或-B符號(hào)，且B的極性與前一非0符號(hào)的極性相反，并使后面的非0符號(hào)從V符號(hào)開(kāi)始再交替變化。舉例如下：代碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3碼 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V、B -V +B +VHDB3碼的特點(diǎn)如下：（1） 基帶信號(hào)無(wú)直流成分，且只有很小的低

14、頻成分；（2） 連0串符號(hào)最多只有3個(gè)，利于定時(shí)信息的提取；（3） 不受信源統(tǒng)計(jì)特性的影響。 HDB3碼的特點(diǎn)如下：（1） 基帶信號(hào)無(wú)直流成分，且只有很小的低頻成分；（2） 連0串符號(hào)最多只有3個(gè)，利于定時(shí)信息的提??；（3） 不受信源統(tǒng)計(jì)特性的影響。HDB3碼的譯碼規(guī)則： HDB3碼的譯碼是編碼的逆過(guò)程，其譯碼相對(duì)于編碼較簡(jiǎn)單。從其編碼原理可知，每一個(gè)破壞符號(hào)V總是與前一非0符號(hào)同極性，因此，從收到的HDB3碼序列中，容易識(shí)別V符號(hào)，同時(shí)也肯定V符號(hào)及其前面的3個(gè)符號(hào)必是連0符號(hào)，于是可恢復(fù)成4個(gè)連0碼，然后再將所有的-1變成+1后變得到原消息代碼。 舉例如下：HDB3碼 +1 0 -1 0

15、+1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V符號(hào) -V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 3 用VHDL語(yǔ)言設(shè)計(jì)HDB3編碼器設(shè)計(jì)任務(wù)與要求將一串行輸入碼流編為HDB3碼輸出（編碼部分）；將一串行輸入的HDB3碼解碼后串行輸出(解碼部分)。3.1 HDB3編碼器實(shí)現(xiàn)的基本原理從編碼規(guī)則來(lái)分析，這個(gè)設(shè)計(jì)的難點(diǎn)之一是如何判決是否應(yīng)該插“B”，因?yàn)檫@涉及到由現(xiàn)在事件的狀態(tài)決定過(guò)去事件狀態(tài)的問(wèn)題。按照實(shí)時(shí)信號(hào)處理的理論，這是沒(méi)辦法實(shí)現(xiàn)的。但在實(shí)際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時(shí)設(shè)置一個(gè)計(jì)數(shù)器計(jì)

16、數(shù)兩個(gè)“V”之間“1”的個(gè)數(shù)，經(jīng)過(guò)4個(gè)碼元時(shí)間后，由一個(gè)判偶電路來(lái)給寄存器發(fā)送是否插“B”的判決信號(hào)，從而實(shí)現(xiàn)插“B”功能。不過(guò)，信號(hào)處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成插“V”、插“B”工作之后，其后的“+1”和“-1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。這樣做需要大量的寄存器，同時(shí)電路結(jié)構(gòu)也變的復(fù)雜。若把信號(hào)處理的順序變換一下：首先完成插“V”工作，接著執(zhí)行插“B”功能。最后實(shí)現(xiàn)單極性變雙極性的信號(hào)輸出。這樣做的好處是：輸入進(jìn)來(lái)的信號(hào)和插“V”、插“B”功能電路中處理的信號(hào)都是單極性信號(hào)，且需要的寄存器的數(shù)目可以少很多。另外，如何準(zhǔn)確識(shí)別電路中的“1”、“V”和“

17、B”。因?yàn)椤癡”和“B”符號(hào)是人為標(biāo)識(shí)的符號(hào)，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”。解決的方法是利用了雙相碼，將其用二進(jìn)制碼去取代。例如，代碼： 1 1 0 0 1 0雙相碼 10 10 01 01 10 01 這樣就可以識(shí)別電路中的“1”、“V”、“B”。也可以人為地加入一個(gè)標(biāo)識(shí)符（其最終目的也是選擇輸出“1”的極性）?？刂埔粋€(gè)選擇開(kāi)關(guān)，使輸出“1”的極性能按照編碼規(guī)則進(jìn)行變化。3.2 HDB3編碼器的設(shè)計(jì)過(guò)程本設(shè)計(jì)的思想并不像前面HDB3編碼原理介紹的那樣首先把消息代碼變換成為AMI碼，然后進(jìn)行V符號(hào)和B符號(hào)的變換，而是在消息代碼的基礎(chǔ)上，依據(jù)HDB3編碼規(guī)則進(jìn)行插入“V”符號(hào)和插入

18、“B”符號(hào)的操作，最后完成單極性信號(hào)變成雙極性信號(hào)的變換。單/雙極性變換插“B”插“V” 圖3-1 HDB3碼的編碼器模型框圖整個(gè)HDB3編碼器包含3個(gè)功能部分：插“V”、插“B”和單極性碼轉(zhuǎn)變成雙極性碼。各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€(gè)異步的復(fù)位（清零）端口。下面將詳細(xì)介紹各個(gè)部分的設(shè)計(jì)流程、編寫(xiě)的源程序模擬仿真的波形圖。（1）插“V”模塊的實(shí)現(xiàn)1)、插“V”模塊的建模插“V”模塊的功能實(shí)際上就是對(duì)消息代碼里的四連0串的檢測(cè)即當(dāng)出現(xiàn)四個(gè)連0串的時(shí)候，把第四個(gè)“0”變換成為符號(hào)“V”（“V”可以是邏輯“1”高電平），而在其他情況下，則保持消息代碼的原樣輸出。同時(shí)為了減少后面工作的麻煩，

19、在進(jìn)行插“V”時(shí)，用“11”標(biāo)識(shí)它，“1”用“01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)。插“V”符號(hào)的設(shè)計(jì)思想很簡(jiǎn)單：首先判斷輸入的代碼是什么（用一個(gè)條件語(yǔ)句判斷），如果輸入的是“0”碼，則接著判斷這是第幾個(gè)“0”碼，則把這一位碼元變換成為“V”碼。在其他條件下，讓原代碼照常輸出。 Count0=3 （3）單極性變雙極性的實(shí)現(xiàn)1）建模 根據(jù)HDB3的編碼規(guī)則，我們可以知道，“V”的極性是正負(fù)交替的，余下的“1”和“B”看成一體且是正負(fù)交替的，同時(shí)滿(mǎn)足“V”的極性與前面的非零碼極性一致。由此我們可以將其分別進(jìn)行極性變換來(lái)實(shí)現(xiàn)。從前面的程序知道，“V”、“B”、“1”已經(jīng)分別用雙相碼“11”、“10”、“

20、01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)，所以通過(guò)以下的程序可以很容易實(shí)現(xiàn)。如下圖為實(shí)現(xiàn)極性變換功能的流程圖。 根據(jù)編碼規(guī)則，“B”符號(hào)的極性與前一非零符號(hào)相反，“V”極性符號(hào)與前一非零符號(hào)一致。因此將“V”單獨(dú)拿出來(lái)進(jìn)行極性變換（由前面已知“V”已經(jīng)由“11”標(biāo)識(shí)，所以很好與其他的代碼區(qū)別），余下的“1”和“B”看成一體進(jìn)行正負(fù)交替，這樣就完成了HDB3的編碼。這個(gè)部分遇到的難點(diǎn)在于：在QUARTUS 軟件仿真過(guò)程中，它無(wú)法識(shí)別“-1”，在它的波形仿真中只有“1”和“0”。因此在這里采用了雙相碼來(lái)分別表示“-1”、“+1”、“0”。要得到所需的結(jié)果，僅僅在最后加一個(gè)硬件（如四選一數(shù)字開(kāi)關(guān)CC4052

21、）就可以將程序中所定義的“00”、“01”、“11”分別轉(zhuǎn)換成0、+1、-1，從而達(dá)到設(shè)計(jì)所需結(jié)果。2）實(shí)現(xiàn)單/雙極性變換的硬件部分簡(jiǎn)介由上述的程序下載到FPGA或CPLD中，其輸出結(jié)果并不是“+1”、“-1”、“0”的多電平變化波形，而是單極性雙電平信號(hào)，事實(shí)上，程序輸出的是給單/雙變換器的硬件電路地址信號(hào)。利用一個(gè)四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“-1”、“0”變化波形。“01”：標(biāo)識(shí)為+1；“11”：標(biāo)識(shí)為-1； flag1b：記“+V”或“-V”之間的奇偶數(shù) 圖3-4單/雙極性變換控制流程圖3.3 HDB3編

22、碼器仿真波形圖3-5 HDB3編碼器仿真波形波形分析4 用VHDL語(yǔ)言設(shè)計(jì)HDB3譯碼器4.1 HDB3解碼器實(shí)現(xiàn)的基本原理HDB3譯碼器的整體模型1.整體模型譯碼原理：根據(jù)編碼規(guī)則，破壞點(diǎn)V脈沖與前一個(gè)脈沖同極性。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復(fù)原為四連0。只要找到V碼，不管V碼前是兩個(gè)“0”碼，一律把取代節(jié)清零，完成了扣V扣B功能，進(jìn)而得到原二元信碼序列?？蓪?shí)現(xiàn)HDB3譯碼的模型框圖如圖4-1所示，HDB3譯碼器包括雙/單極性變換、V碼檢測(cè)、時(shí)鐘提扣V扣B四部分組成。正整流負(fù)整流+V碼檢測(cè)-V碼檢測(cè)相加器相加器 扣V扣B時(shí)鐘

23、提取圖4-1 HDB3譯碼的模型框圖上圖中雙/單極性變換電路有兩個(gè)正負(fù)整流電路組成。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分。V碼檢測(cè)電路包括+V碼檢測(cè)和-V碼檢測(cè)兩部分。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。當(dāng)無(wú)V脈沖時(shí)，傳號(hào)脈沖“+1”和“-1”交替出現(xiàn)。當(dāng)連續(xù)出現(xiàn)兩個(gè)“+1”或“-1”時(shí)，若無(wú)誤碼，則后一個(gè)一定是V脈沖。時(shí)鐘提取電路用于提取同步時(shí)鐘?？踁扣B電路在V脈沖和同步時(shí)鐘的控制下，完成扣V扣B的功能。由于雙/單極性變換電路涉及到雙極性信號(hào)，無(wú)法在FPGA中實(shí)現(xiàn)，需加外圍硬件電路。4.2 HDB3解碼器的設(shè)計(jì)過(guò)程（1）V碼檢測(cè)模塊的建模1）+V碼檢測(cè)為了方便起見(jiàn)，設(shè)從正

24、整流電路輸出的信號(hào)為+B，從負(fù)整流電路輸出的信號(hào)為-B。+V碼檢測(cè)模塊-B的控制下，對(duì)輸入的+B進(jìn)行檢測(cè)。其原理是：當(dāng)+B的上升沿到來(lái)時(shí)，對(duì)輸入的+B脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于2時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零，而且計(jì)數(shù)期間，一旦有-B信號(hào)為“1”電平時(shí)，立即對(duì)計(jì)數(shù)器清零，計(jì)數(shù)器重新從零開(kāi)始計(jì)數(shù)。這是因?yàn)樵趦蓚€(gè)+B脈沖之間，存在-B脈沖，說(shuō)明第二個(gè)+B脈沖不是+V碼，而只有在連續(xù)兩個(gè)+B脈沖之間無(wú)-B脈沖，才能說(shuō)明這兩個(gè)+B脈沖在HDB3碼中，是真正同極性的于是就可以判定第二個(gè)+B脈沖實(shí)際上是+V碼，達(dá)到檢測(cè)+V碼的目的。+V碼檢測(cè)模型框如圖4-2所示。 圖4-2 +V碼檢測(cè)模型框

25、圖2）-V碼的檢測(cè)-V碼檢測(cè)原理與+V碼檢測(cè)的類(lèi)似。所不同的是，-V碼檢測(cè)電路在+B控制下，對(duì)來(lái)自-B信號(hào)進(jìn)行計(jì)數(shù)和檢測(cè)、判定，若檢測(cè)到-V碼，則輸出到-V碼信號(hào)。-V碼檢測(cè)模型框如圖4-3所示。 來(lái)自負(fù)整流信號(hào) 圖4-3 -V碼檢測(cè)模型框圖 （2）扣V扣B模塊建模扣V扣B模塊有三個(gè)輸入信號(hào)，即時(shí)鐘信號(hào)、V碼信號(hào)和來(lái)自正、負(fù)整流輸出的和路信號(hào)。由于該和路信號(hào)可能包含有B脈沖和V脈沖，因此需要在扣V扣B模塊中，去除V和B脈沖。本模塊的建模方法是，用V碼檢測(cè)模塊所檢測(cè)出的V碼信號(hào)，去控制一個(gè)移位寄存器，若未碰到V脈沖，則整流輸出合成信號(hào)在時(shí)鐘的節(jié)拍下，順利通過(guò)移位寄存器，當(dāng)碰到有V脈沖時(shí)，該V脈沖將使移位寄存器清零?？紤]到四連0，即V脈沖及其前面的三個(gè)碼元應(yīng)為0碼，所以，可設(shè)置四位的移位寄存器，當(dāng)V碼清零時(shí)，同時(shí)將移存器中的四位碼全變?yōu)?。不管是否有B脈沖，在此模塊中，一并清零，因而無(wú)需另設(shè)扣B電路。另外移位四位寄存器起到延時(shí)四位時(shí)鐘周期的作用，以使所檢測(cè)出的V脈沖與信號(hào)流中的V脈沖位置對(duì)齊，保證清零的準(zhǔn)確性?？踁扣B模塊框圖如圖4-4。 圖4-4 扣V扣B模塊框圖4.3 HDB3解碼器仿真波形 圖4-5 HDB3解碼器仿真波形波形分析譯碼器只能