基于VHDL語言的HDB3碼編解碼器設計

1、目錄引言11 緒論11.1可編程邏輯器件概述11.1.1 可編程邏輯器件的發(fā)展歷程11.1.2 可編程邏輯器件的特點21.1.3 可編程邏輯器件的一般設計流程41.1.4 現(xiàn)代數(shù)字系統(tǒng)的設計方法61.2 VHDL語言概述71.2.1 VHDL語言介紹71.2.2語言特性、功能與特點71.2.3 TOP-DOWN的設計思想簡介81.3 Quartus II的介紹91.3.1 Quartus II的產生與發(fā)展91.3.2 Quartus II功能概論101.3.3 Quartus II的應用102 HDB3碼介紹212.1 數(shù)字基帶信號212.2 NRZ，AMI，HDB3碼之間的對應關系212.3

2、 HDB3碼的編/譯碼規(guī)則223 用VHDL語言設計HDB3編碼器243.1 HDB3編碼器實現(xiàn)的基本原理243.2 HDB3編碼器的設計過程243.3 HDB3編碼器仿真波形304 用VHDL語言設計HDB3譯碼器314.1 HDB3解碼器實現(xiàn)的基本原理314.2 HDB3解碼器的設計過程324.3 HDB3解碼器仿真波形335總結355.1 系統(tǒng)設計思路小結355.2 畢設存在的問題及不足365.3 畢設后的感想36致謝37參考文獻38附錄：基于VHDL語言的HDB3碼編/解碼器設計程序39摘要現(xiàn)代通信在技術一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號，稱為信源編碼，經過調制后進行傳輸，

3、在接收端先進行解調恢復為基帶信號，再進行解碼轉換為消息。在實際的基帶傳輸系統(tǒng)中，并不是所有電波均能在信道中傳輸，因此有基帶信號的選擇問題，因此對碼型的設計和選擇需要符合一定的原則。HDB3（High Density Binary3）碼是AMI碼的一種改進型。HDB3碼保持了AMI碼的優(yōu)點，克服了AMI碼在遇到連“0”長時難以提取定時信息的困難，因而獲得廣泛應用。CCITT已建議把HDB3碼作為PCM終端設備一次群到三次群的接口碼型。我本次畢業(yè)設計的主要內容就是基于VHDL語言的HDB3編/解碼器的設計，它所要達到的要求就是能從軟件方面來實現(xiàn)HDB3編/解碼器的基本功能，并能協(xié)調整個設計，使之達

4、到預想的要求。設計的核心部分是：在Quartus的軟件平臺上，用VHDL語言來完成HDB3編/解碼器的各個模塊的設計并將它們合為一個整體的系統(tǒng)。設計中所用到的知識主要是：對VHDL碼型基本原理和特性的認識、對Quartus 軟件的熟練操作、對VHDL（超高速集成電路硬件描述語言）的掌握和應用，這些知識都是進行電子設計的基本知識和能力，只有基礎知識和能力扎實了，才能更好的進行更高層次的電子設計，所以這個設計也是對電子設計基本能力的很好的鍛練。關鍵字：現(xiàn)代通信 HDB3碼 模塊 VHDL Quartus 軟件 基于VHDL語言的HDB3碼編/解碼器設計1.2 VHDL語言概述1.2.1 VHDL語

5、言介紹VHDL的全名是very-high-speed integrated circuit hardware description language，誕生與1982年。1987年底VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE發(fā)布了HDL標準版本后，各EDA公司相繼推出了自己的VHDL實際環(huán)境，或宣布自己的程序可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修正，從更高的抽象層次和系統(tǒng)描述能力擴展VHDL的內容?，F(xiàn)在，VHDL和VERILOG作為IEEE的工業(yè)硬件描述語言，又得到了眾

6、多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。 VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口）和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。1.2.2語言特性、功能與特點聯(lián)性的

7、語法和形式雖類似與一般程序語言，但是涵蓋許多與硬件關聯(lián)的語法構造。其特有的層次性由上而下的結構VHDL語言可描述一個數(shù)字電路的輸入，輸出以及相互之間的行為和功能。而其硬件關式語法結構適合大型設計項目的團隊合作。在主要的系統(tǒng)結構，組件及相互間的連接方式決定以后，就能將工作分包下去，各自獨立進行，例如使用主程序外的組件，函數(shù)以及程序內的塊程序。1.3 Quartus II的介紹1.3.1 Quartus II的產生與發(fā)展Quartus 是Altera公司提供的可編程邏輯器件的集成開發(fā)軟件，是該公司前一代可編程邏輯器件的集成開發(fā)軟件MAX+plus 的更新?lián)Q代產品。Quartus 集成開發(fā)軟件支持可

8、編程邏輯器件開發(fā)的整個過程，它提供一種與器件結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、設計處理和器件編程。Quartus 集成開發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時序分析器、設計輔助模塊.以及EDA網(wǎng)表文件生成器等?？删幊踢壿嬈骷_發(fā)的所有過程為：設計輸入、綜合、布局和布線、驗證和仿真以及可編程邏輯器件的編程或配置。1.3.2 Quartus II功能概論作為一種電子設計自動化（EDA）的工具，Quartus 可編程邏輯器件的集成開發(fā)軟件支持可編程邏輯器件開發(fā)的全過程。這個過程包括以下步驟：創(chuàng)建工程，工程用來組織整個可編程邏輯器件開發(fā)的過

9、程；設計輸入，本章介紹利用硬件描述語言通過文本編輯的方法完成電路設計；設計編譯，把設計輸入轉換為支持可編程邏輯器件編程的文件格式；設計仿真，該步驟用來檢查設計是否滿足邏輯要求；器件編程，使得可編程邏輯具有所要求的邏輯功能。2 HDB3碼介紹2.1 數(shù)字基帶信號數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場合可不經過載波調制和解調過程，而對基帶信號進行直接傳輸。為使基帶信號能適合在基帶信道中傳輸，通常要經過基帶信號變化，這種變化過程事實上就是編碼過程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點和不同的用途。作為傳輸用的基帶信號歸納起來有如下要求：1 希望將原始信

10、息符號編制成適合與傳輸用的碼型；2 對所選碼型的電波形，希望它適宜在信道中傳輸。可進行基帶傳輸?shù)拇a型較多。1、 AMI碼AMI碼稱為傳號交替反轉碼。其編碼規(guī)則為代碼中的0仍為傳輸碼0，而把代碼中1交替地變化為傳輸碼的+1-1+1-1，、。 舉例如下。消息代碼：0 1 1 1 0 0 1 0 、AMI 碼：0 +1 -1 +1 0 0 -1 0 、或 0 -1 +1 -1 0 0 +1 0 、AMI碼的特點：（1） 無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。（2） 編碼電路簡單，便于觀察誤碼狀況。（3） 由于它可能出現(xiàn)長的連0串，因而不利于接受端的定時信號的提取。2、 HDB3

11、碼 這種碼型在數(shù)字通信中用得很多，HDB3碼是AMI碼的改進型，稱為三階高密度雙極性碼。它克服了AMI碼的長連0傳現(xiàn)象。2.2 NRZ，AMI，HDB3碼之間的對應關系假設信息碼為0000 0110 0001 0000，對應的NRZ碼、AMI碼，HDB3碼如圖2-1所示。 信息代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0AMI波形AMI代碼 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0NRZ波形HDB3代碼 B 0 0 V 0 -1 1 -B 0 0 -V 1 0 0 0 VHDB3波形 圖2-1 NRZ ，AMI，HDB3碼型圖分析表現(xiàn)，AMI碼及

12、HDB3碼的功率譜不含有離散譜fS成份（fS1/TS，等于位同步信號頻率）。在通信的終端需將他們譯碼為NRZ碼才能送給數(shù)字終端機或數(shù)/模轉換電路。在做譯碼時必須提供位同步信號。工程上，一般將AMI或HDB3碼數(shù)字信號進行整流處理，得到占空比為0.5的單極性歸零碼（RZ|0.5TS）。由于整流后的AMI，HDB3碼中含有離散譜fS，故可用一選頻網(wǎng)絡得到頻率為fS的正弦波，經整形、限幅、放大處理后即可得到位同步信號。 2.3 HDB3碼的編/譯碼規(guī)則 HDB3碼的編碼規(guī)則：（1） 將消息代碼變換成AMI碼；（2） 檢查AMI碼中的連0情況，當無4個以上的連0傳時，則保持AMI的形式不變；若出現(xiàn)4個

13、或4個以上連0時，則將1后的第4個0變?yōu)榕c前一非0符號（+1或-1）同極性的符號，用V表示（+1記為+V，-1記為-V（3） 檢查相鄰V符號間的非0符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當前的V符號的前一非0符號后的第1個0變?yōu)?B或-B符號，且B的極性與前一非0符號的極性相反，并使后面的非0符號從V符號開始再交替變化。舉例如下：代碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3碼 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V、B -V +B +VHDB3碼的特點如下：（1） 基帶信號無直流成分，且只有很小的低

14、頻成分；（2） 連0串符號最多只有3個，利于定時信息的提?。唬?） 不受信源統(tǒng)計特性的影響。 HDB3碼的特點如下：（1） 基帶信號無直流成分，且只有很小的低頻成分；（2） 連0串符號最多只有3個，利于定時信息的提?。唬?） 不受信源統(tǒng)計特性的影響。HDB3碼的譯碼規(guī)則： HDB3碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。從其編碼原理可知，每一個破壞符號V總是與前一非0符號同極性，因此，從收到的HDB3碼序列中，容易識別V符號，同時也肯定V符號及其前面的3個符號必是連0符號，于是可恢復成4個連0碼，然后再將所有的-1變成+1后變得到原消息代碼。 舉例如下：HDB3碼 +1 0 -1 0

15、+1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V符號 -V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 3 用VHDL語言設計HDB3編碼器設計任務與要求將一串行輸入碼流編為HDB3碼輸出（編碼部分）；將一串行輸入的HDB3碼解碼后串行輸出(解碼部分)。3.1 HDB3編碼器實現(xiàn)的基本原理從編碼規(guī)則來分析，這個設計的難點之一是如何判決是否應該插“B”，因為這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。按照實時信號處理的理論，這是沒辦法實現(xiàn)的。但在實際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時設置一個計數(shù)器計

16、數(shù)兩個“V”之間“1”的個數(shù)，經過4個碼元時間后，由一個判偶電路來給寄存器發(fā)送是否插“B”的判決信號，從而實現(xiàn)插“B”功能。不過，信號處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成插“V”、插“B”工作之后，其后的“+1”和“-1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。這樣做需要大量的寄存器，同時電路結構也變的復雜。若把信號處理的順序變換一下：首先完成插“V”工作，接著執(zhí)行插“B”功能。最后實現(xiàn)單極性變雙極性的信號輸出。這樣做的好處是：輸入進來的信號和插“V”、插“B”功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以少很多。另外，如何準確識別電路中的“1”、“V”和“

17、B”。因為“V”和“B”符號是人為標識的符號，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”。解決的方法是利用了雙相碼，將其用二進制碼去取代。例如，代碼： 1 1 0 0 1 0雙相碼 10 10 01 01 10 01 這樣就可以識別電路中的“1”、“V”、“B”。也可以人為地加入一個標識符（其最終目的也是選擇輸出“1”的極性）。控制一個選擇開關，使輸出“1”的極性能按照編碼規(guī)則進行變化。3.2 HDB3編碼器的設計過程本設計的思想并不像前面HDB3編碼原理介紹的那樣首先把消息代碼變換成為AMI碼，然后進行V符號和B符號的變換，而是在消息代碼的基礎上，依據(jù)HDB3編碼規(guī)則進行插入“V”符號和插入

18、“B”符號的操作，最后完成單極性信號變成雙極性信號的變換。單/雙極性變換插“B”插“V” 圖3-1 HDB3碼的編碼器模型框圖整個HDB3編碼器包含3個功能部分：插“V”、插“B”和單極性碼轉變成雙極性碼。各部分之間采用同步時鐘作用，并且?guī)в幸粋€異步的復位（清零）端口。下面將詳細介紹各個部分的設計流程、編寫的源程序模擬仿真的波形圖。（1）插“V”模塊的實現(xiàn)1)、插“V”模塊的建模插“V”模塊的功能實際上就是對消息代碼里的四連0串的檢測即當出現(xiàn)四個連0串的時候，把第四個“0”變換成為符號“V”（“V”可以是邏輯“1”高電平），而在其他情況下，則保持消息代碼的原樣輸出。同時為了減少后面工作的麻煩，

19、在進行插“V”時，用“11”標識它，“1”用“01”標識，“0”用“00”標識。插“V”符號的設計思想很簡單：首先判斷輸入的代碼是什么（用一個條件語句判斷），如果輸入的是“0”碼，則接著判斷這是第幾個“0”碼，則把這一位碼元變換成為“V”碼。在其他條件下，讓原代碼照常輸出。 Count0=3 （3）單極性變雙極性的實現(xiàn)1）建模 根據(jù)HDB3的編碼規(guī)則，我們可以知道，“V”的極性是正負交替的，余下的“1”和“B”看成一體且是正負交替的，同時滿足“V”的極性與前面的非零碼極性一致。由此我們可以將其分別進行極性變換來實現(xiàn)。從前面的程序知道，“V”、“B”、“1”已經分別用雙相碼“11”、“10”、“

20、01”標識，“0”用“00”標識，所以通過以下的程序可以很容易實現(xiàn)。如下圖為實現(xiàn)極性變換功能的流程圖。 根據(jù)編碼規(guī)則，“B”符號的極性與前一非零符號相反，“V”極性符號與前一非零符號一致。因此將“V”單獨拿出來進行極性變換（由前面已知“V”已經由“11”標識，所以很好與其他的代碼區(qū)別），余下的“1”和“B”看成一體進行正負交替，這樣就完成了HDB3的編碼。這個部分遇到的難點在于：在QUARTUS 軟件仿真過程中，它無法識別“-1”，在它的波形仿真中只有“1”和“0”。因此在這里采用了雙相碼來分別表示“-1”、“+1”、“0”。要得到所需的結果，僅僅在最后加一個硬件（如四選一數(shù)字開關CC4052

21、）就可以將程序中所定義的“00”、“01”、“11”分別轉換成0、+1、-1，從而達到設計所需結果。2）實現(xiàn)單/雙極性變換的硬件部分簡介由上述的程序下載到FPGA或CPLD中，其輸出結果并不是“+1”、“-1”、“0”的多電平變化波形，而是單極性雙電平信號，事實上，程序輸出的是給單/雙變換器的硬件電路地址信號。利用一個四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“-1”、“0”變化波形。“01”：標識為+1；“11”：標識為-1； flag1b：記“+V”或“-V”之間的奇偶數(shù) 圖3-4單/雙極性變換控制流程圖3.3 HDB3編

22、碼器仿真波形圖3-5 HDB3編碼器仿真波形波形分析4 用VHDL語言設計HDB3譯碼器4.1 HDB3解碼器實現(xiàn)的基本原理HDB3譯碼器的整體模型1.整體模型譯碼原理：根據(jù)編碼規(guī)則，破壞點V脈沖與前一個脈沖同極性。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復原為四連0。只要找到V碼，不管V碼前是兩個“0”碼，一律把取代節(jié)清零，完成了扣V扣B功能，進而得到原二元信碼序列?？蓪崿F(xiàn)HDB3譯碼的模型框圖如圖4-1所示，HDB3譯碼器包括雙/單極性變換、V碼檢測、時鐘提扣V扣B四部分組成。正整流負整流+V碼檢測-V碼檢測相加器相加器 扣V扣B時鐘

23、提取圖4-1 HDB3譯碼的模型框圖上圖中雙/單極性變換電路有兩個正負整流電路組成。正整流電路提取正電平碼部分；負整流電路提取負電平部分。V碼檢測電路包括+V碼檢測和-V碼檢測兩部分。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。當無V脈沖時，傳號脈沖“+1”和“-1”交替出現(xiàn)。當連續(xù)出現(xiàn)兩個“+1”或“-1”時，若無誤碼，則后一個一定是V脈沖。時鐘提取電路用于提取同步時鐘?？踁扣B電路在V脈沖和同步時鐘的控制下，完成扣V扣B的功能。由于雙/單極性變換電路涉及到雙極性信號，無法在FPGA中實現(xiàn)，需加外圍硬件電路。4.2 HDB3解碼器的設計過程（1）V碼檢測模塊的建模1）+V碼檢測為了方便起見，設從正

24、整流電路輸出的信號為+B，從負整流電路輸出的信號為-B。+V碼檢測模塊-B的控制下，對輸入的+B進行檢測。其原理是：當+B的上升沿到來時，對輸入的+B脈沖進行計數(shù)，當計數(shù)值等于2時，輸出一個脈沖作為+V脈沖，同時計數(shù)器清零，而且計數(shù)期間，一旦有-B信號為“1”電平時，立即對計數(shù)器清零，計數(shù)器重新從零開始計數(shù)。這是因為在兩個+B脈沖之間，存在-B脈沖，說明第二個+B脈沖不是+V碼，而只有在連續(xù)兩個+B脈沖之間無-B脈沖，才能說明這兩個+B脈沖在HDB3碼中，是真正同極性的于是就可以判定第二個+B脈沖實際上是+V碼，達到檢測+V碼的目的。+V碼檢測模型框如圖4-2所示。 圖4-2 +V碼檢測模型框

25、圖2）-V碼的檢測-V碼檢測原理與+V碼檢測的類似。所不同的是，-V碼檢測電路在+B控制下，對來自-B信號進行計數(shù)和檢測、判定，若檢測到-V碼，則輸出到-V碼信號。-V碼檢測模型框如圖4-3所示。 來自負整流信號 圖4-3 -V碼檢測模型框圖 （2）扣V扣B模塊建模扣V扣B模塊有三個輸入信號，即時鐘信號、V碼信號和來自正、負整流輸出的和路信號。由于該和路信號可能包含有B脈沖和V脈沖，因此需要在扣V扣B模塊中，去除V和B脈沖。本模塊的建模方法是，用V碼檢測模塊所檢測出的V碼信號，去控制一個移位寄存器，若未碰到V脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器，當碰到有V脈沖時，該V脈沖將使移位寄存器清零?？紤]到四連0，即V脈沖及其前面的三個碼元應為0碼，所以，可設置四位的移位寄存器，當V碼清零時，同時將移存器中的四位碼全變?yōu)?。不管是否有B脈沖，在此模塊中，一并清零，因而無需另設扣B電路。另外移位四位寄存器起到延時四位時鐘周期的作用，以使所檢測出的V脈沖與信號流中的V脈沖位置對齊，保證清零的準確性?？踁扣B模塊框圖如圖4-4。 圖4-4 扣V扣B模塊框圖4.3 HDB3解碼器仿真波形 圖4-5 HDB3解碼器仿真波形波形分析譯碼器只能