VerilogHDL簡(jiǎn)介

1、2021-10-251注釋行：?jiǎn)涡凶⑨?、多行注釋?biāo)識(shí)符取名規(guī)則：必須是由字母或下劃線開頭，長(zhǎng)度小于1024字符后續(xù)部分可以是字母、數(shù)字、下劃線以反斜杠“”開頭，以空白符結(jié)尾的任何字符序列標(biāo)識(shí)符區(qū)分大、小寫Verilog HDL 硬件描述語(yǔ)言簡(jiǎn)介2021-10-252關(guān)鍵詞：Verilog HDL 內(nèi)部已使用的詞。關(guān)鍵詞都是 小寫。四種邏輯狀態(tài)： 0邏輯零、邏輯非、低電平1邏輯1、邏輯真、高電平x或X不確定的邏輯狀態(tài)z或Z高阻態(tài)2021-10-253常量及其表示方法在程序運(yùn)行過(guò)程中，其值不能被改變的量稱為常量 三類常量：整數(shù)、實(shí)數(shù)、字符串1.整數(shù)基數(shù)格式表示：+/- 3blOl 8h2A 202

2、1-10-254數(shù)制基數(shù)符號(hào) 合法的表示值二進(jìn)制B or b0,1,x,X,z,Z,?,_八進(jìn)制O or o07, x,X,z,Z,?,_十進(jìn)制D or d09, _十六進(jìn)制H or h09,af,AF,x,X,z,Z,?,_常量及其表示方法2021-10-2552.實(shí)數(shù)兩種表示方法：十進(jìn)制記數(shù)法 例：10.2 科學(xué)記數(shù)法 例：3.1e23.字符串：為兩個(gè)雙引號(hào)“ ”之間的字符， 字符串不允許跨行常量及其表示方法2021-10-256wire n-1：0 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)據(jù)名n；或 wire n：1 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)據(jù)名n；reg n-1：0 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)據(jù)名n；或 re

3、g n：1 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)據(jù)名n；在在“always”模塊內(nèi)賦值的每一個(gè)信號(hào)都必須定義成模塊內(nèi)賦值的每一個(gè)信號(hào)都必須定義成reg型。型。 變量的數(shù)據(jù)類型2021-10-257運(yùn)算符（9類）運(yùn)算符分類所含運(yùn)算符算術(shù)運(yùn)算符+,-,*,/,%位運(yùn)算符,&,|,or縮位運(yùn)算符(單目）&,&,|,|,or邏輯運(yùn)算符!,&,|關(guān)系運(yùn)算符（雙目）,=相等與全等運(yùn)算符=,!=,=,!=邏輯移位運(yùn)算符連接運(yùn)算符 條件運(yùn)算符?:2021-10-258運(yùn)算符的優(yōu)先級(jí)！ * / %+ - = != = !=& & | |&|?:最低優(yōu)先級(jí)最高優(yōu)先級(jí)2021-10-259Verilog HDL的基本結(jié)構(gòu)例1 用

4、Verilog HDL語(yǔ)言描述一個(gè)上升沿D觸發(fā)器。 module dff(q,clk,data); output q; input clk,data; reg q; always (posedge clk) q=data; endmodule 端口類型說(shuō)明數(shù)據(jù)類型說(shuō)明功能描述（行為描述）句尾分號(hào)模塊名2021-10-2510數(shù)據(jù)流描述方式例例：module decoder(A,B,EN,Z); Input A,B,EN; output3:0 Z; wire Abar,Bbar; assign Abar=A; assign Bbar=B; assign Z0=(Abar&Bbar&EN); as

5、sign Z1=(Abar&B&EN); assign Z2=(A&Bbar&EN); assign Z3=(A&B&EN); endmodule2021-10-2511連線類型說(shuō)明與assign連續(xù)賦值語(yǔ)句連線類型 位寬說(shuō)明 連線名表項(xiàng)；assign assign-statement; 例：wire c; assign c=a&b; 2021-10-2512行為描述方式使用下述語(yǔ)句描述1）initial 語(yǔ)句2）always 語(yǔ)句在在“always”模塊內(nèi)賦值的每一個(gè)信號(hào)都必須定義成模塊內(nèi)賦值的每一個(gè)信號(hào)都必須定義成reg型。型。2021-10-2513Verilog HDL行為描述過(guò)程塊的

6、組成： 過(guò)程語(yǔ)句 (事件控制敏感表） 塊語(yǔ)句開始標(biāo)識(shí)符： 塊名 塊內(nèi)局部變量說(shuō)明 一條或多條過(guò)程賦值或高級(jí)程序語(yǔ)句 塊語(yǔ)句結(jié)束標(biāo)識(shí)符2021-10-2514用Verilog HDL行為描述方法描述1個(gè)1位加法器module ADDER(A，B，Cin，Sum，Cout); output Sum,Cout； input A,B,Cin； reg Sum，Cout； reg Tl,T2,T3； always (A or B or Cin) begin Sum=(AB)Cin； T1=A&Cin； T2=B&Cin； T3=A&B； Cout=(T1|T2)|T3； endendmodule2021

7、-10-2515過(guò)程語(yǔ)句initial與always（1）initial后面的塊語(yǔ)句只執(zhí)行一次，而always則重復(fù)執(zhí)行。 （2）initial不帶觸發(fā)條件，而always通常帶有觸發(fā)條件。 （3）可以有多個(gè)initial語(yǔ)句和always語(yǔ)句，它們之間相互獨(dú)立，并行運(yùn)行。2021-10-25161）（信號(hào)名） /當(dāng)信號(hào)名所確定的信號(hào)發(fā)生變化時(shí)2）（posedge 信號(hào)名）/當(dāng)信號(hào)名所確定的信號(hào)上升沿到來(lái)時(shí)3）（negedge 信號(hào)名） /當(dāng)信號(hào)名所確定的信號(hào)下降沿到來(lái)時(shí)4）（敏感事件1 or 敏感事件2 or 敏感事件3） 2021-10-2517塊語(yǔ)句串行塊串行塊 begin-end 塊中

8、語(yǔ)句按串行方式順序執(zhí)行并行塊并行塊 fork-join 塊中語(yǔ)句按并行方式同時(shí)執(zhí)行2021-10-2518賦值語(yǔ)句基本形式基本形式： ；2021-10-2519阻塞型過(guò)程賦值與非阻塞型過(guò)程賦值賦值算符“” ：阻塞型過(guò)程賦值算符 前一條語(yǔ)句沒有完成賦值過(guò)程之前，后面的語(yǔ)句不可能被執(zhí)行。賦值算符“” ：非阻塞型過(guò)程賦值算符 一條非阻塞型賦值語(yǔ)句的執(zhí)行，并不會(huì)影響塊中其它語(yǔ)句的執(zhí)行2021-10-2520高級(jí)程序語(yǔ)句（1）if-else 條件語(yǔ)句 if (條件表達(dá)式） 塊語(yǔ)句1 else if (條件表達(dá)式2） 塊語(yǔ)句2 . else if （條件表達(dá)式n) 塊語(yǔ)句n else 塊語(yǔ)句n+12021

9、-10-2521例：具有同步清零功能的上升沿D觸發(fā)器 module dff(q,d,clr,clk); output q; input d,clr,clk; reg q; always (posedge clk) begin if (!clr) q=0; else q=d; end endmodule2021-10-2522例：具有異步清零功能的上升沿D觸發(fā)器 module dff(q,d,clr,clk); output q; input d,clr,clk; reg q; always ( negedge clr or posedge clk) begin if (!clr) q=0; e

10、lse q=d; end endmodule2021-10-2523（2）case 語(yǔ)句 分為case,casez,casez case (敏感表達(dá)式） 值1：塊語(yǔ)句1 值2：塊語(yǔ)句2 值n: 塊語(yǔ)句n default:塊語(yǔ)句n+1 endcase 2021-10-2524方法一：module mux2_1(out,a,b,sel); output out; input a,b;input sel;reg out;always (sel or a or b) begin if (sel) out = b; else out = a; end2021-10-2525方法二:module mux2

11、_1(out,a,b,sel); output out; input a,b;input sel;reg out;always (sel or a or b) begin case (sel) 1b0 : out = a; 1b1 : out = b; endcase endendmodule2021-10-2526行為描述和數(shù)據(jù)流描述混合用混合設(shè)計(jì)方式設(shè)計(jì)一位全加器module FA (A1,A2,Cin,Sum,Cout);input A1,A2,Cin;output Sum,Cout;reg Cout;reg T1,T2,T3;wire S1;xor X1(S1,A1,A2); alwa

12、ys (A1 or A2 or Cin)begin T1 =A1 & Cin;T2 =A2 & Cin;T3 =A1 & A2;Cout = (T1| T2) | T3;endassign Sum = S1 Cin; endmodule2021-10-2527基本門的調(diào)用門名 調(diào)用名（端口名表項(xiàng)）（1）門名：14種基本門級(jí)元件（2）調(diào)用名與端口名表項(xiàng)：若同一個(gè)基本門在當(dāng)前模塊中被調(diào)用多次，可在一條調(diào)用語(yǔ)句中加以說(shuō)明，中間以逗號(hào)相隔。 Verilog HDL結(jié)構(gòu)描述2021-10-2528Verilog 基本門級(jí)元件 多輸入門：and、nand、or、nor、xor、xnor 只有單個(gè)輸出,1個(gè)

13、或多個(gè)輸入多輸出門：not、buf 允許有多個(gè)輸出,但只有一個(gè)輸入三態(tài)門：bufif0、bufif1、notif0、notif1 有一個(gè)輸出,一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入2021-10-2529結(jié)構(gòu)化描述方式module mux(out,a,b,sel);output out;input a,b,sel;not gate1(net1,sel);and gate2(net2,a,net1);and gate3(net3,b,sel);or gate4(out,net2,net3);endmodule 基本門的調(diào)用2021-10-2530模塊的調(diào)用基本方式： 模塊名 調(diào)用名（端口名表項(xiàng)） 調(diào)用方式一

14、：位置對(duì)應(yīng)調(diào)用方式 調(diào)用方式二：端口名對(duì)應(yīng)調(diào)用方式 調(diào)用方式三：存在不連接端口的調(diào)用方式2021-10-2531層次化設(shè)計(jì)方法舉例層次化設(shè)計(jì)方法舉例acibsumcoacibsumcoacibsumcoacibsumcoresultcarryr1cir24-bitAdder例例 請(qǐng)用層次化的方法設(shè)計(jì)一個(gè)請(qǐng)用層次化的方法設(shè)計(jì)一個(gè)4位全加器，框圖如下：位全加器，框圖如下：4-bit Adder(add4.v)1-bit Adder(addbit.v)1-bit Adder(addbit.v)1-bit Adder(addbit.v)1-bit Adder(addbit.v)實(shí)現(xiàn)方案如下：實(shí)現(xiàn)方案如

15、下：2021-10-2532module addbit (a, b, ci, sum, co); input a, b, ci; output sum, co; wire a, b, ci, sum, co, n1, n2, n3; xor (n1, a, b,); xor (sum, n1, ci); and (n2, a, b); and (n3, n1, ci); or (co, n2, n3); endmodule 一些一些Verilog原型原型(Primitive)列出結(jié)構(gòu)化的元件列出結(jié)構(gòu)化的元件并按網(wǎng)表連接并按網(wǎng)表連接 1. 底層模塊底層模塊1位全加器實(shí)例：位全加器實(shí)例：2021-

16、10-25332. 頂層模塊調(diào)用底層模塊實(shí)例頂層模塊調(diào)用底層模塊實(shí)例通過(guò)位置關(guān)聯(lián)通過(guò)位置關(guān)聯(lián)models add4 (result, carry, r1, r2, ci); output 3:0 result; output carry; input 3:0 r1, r2; input ci; wire 3:0 r1, r2, result; wire ci, carry, c1, c2, c3; addbit u1 (r10, r20, ci, result0, c1); addbit u2 (r11, r21, c1, result1, c2); addbit u3 (r12, r22,

17、c2, result2, c3); addbit u4 (r13, r23, c3, result3, carry); endmodule module addbit (a, b, ci, sum,co); input a, b, ci; output sum, co; endmodule Structural or behavioral modelOrder must match exactly2021-10-25343. 頂層模塊調(diào)用底層模塊實(shí)例頂層模塊調(diào)用底層模塊實(shí)例通過(guò)名字關(guān)聯(lián)通過(guò)名字關(guān)聯(lián)注意：該描述應(yīng)嚴(yán)格保持名字的一致！注意：該描述應(yīng)嚴(yán)格保持名字的一致！module add4 (re

18、sult, carry, r1, r2, ci); output 3:0 result; output carry; input 3:0 r1, r2; input ci; wire 3:0 r1, r2 ， result; wire ci, carry, c1, c2 c3; addbit u0 (.co(c1) , .sum(result0), .ci(ci),.b(r20),.a(r10); addbit u1 (.co(c2) , .sum(result1), .ci(c1),.b(r21),.a(r11); addbit u2 (.co(c3) , .sum(result2), .ci(c2),.b(r22),.a(r12); addbit u3 (.co(carry), .sum(result3), .ci(c3),.b(r23),.a(r13);endmodulehere name