ASIC芯片設(shè)計(jì)生產(chǎn)流程

1、asic芯片設(shè)計(jì)開(kāi)發(fā)asic芯片生產(chǎn)asic芯片設(shè)計(jì)開(kāi)發(fā)asic芯片生產(chǎn)集成電路設(shè)計(jì)與制造全過(guò)程中的主要流程框架設(shè)計(jì)設(shè)計(jì)芯片檢測(cè)芯片檢測(cè)單晶、外單晶、外延材料延材料掩膜版掩膜版芯片制芯片制造過(guò)程造過(guò)程封裝封裝測(cè)試測(cè)試系統(tǒng)需系統(tǒng)需求求 物理域 結(jié)構(gòu)域 行為域 系統(tǒng)級(jí) 芯片/板級(jí) 處理器/存儲(chǔ)器 系統(tǒng)規(guī)范算法級(jí) 模塊 控制器 算法rtl級(jí) 宏單元 alu 寄存器傳輸邏輯級(jí) 標(biāo)準(zhǔn)單元 門(mén)電路 布爾等式電路級(jí) 晶體管版圖 晶體管 晶體管函數(shù)asic項(xiàng)目的主要步驟包括：預(yù)研階段；頂層設(shè)計(jì)階段；模塊級(jí)設(shè)計(jì)階段；模塊實(shí)現(xiàn)階段；子系統(tǒng)仿真階段；系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門(mén)級(jí)仿真階段；后端版面設(shè)計(jì)階段；測(cè)試向量

2、準(zhǔn)備階段；后端仿真階段；生產(chǎn)簽字；硅片測(cè)試階段。結(jié)構(gòu)及電學(xué)特性編碼hdl中的rtl編碼為包含存儲(chǔ)單元的設(shè)計(jì)插入dft memory bist為了驗(yàn)證設(shè)計(jì)功能，進(jìn)行詳盡的動(dòng)態(tài)仿真實(shí)際環(huán)境設(shè)置，包括將使用的工藝庫(kù)及其他環(huán)境屬性使用design compiler工具對(duì)具有掃描插入的設(shè)計(jì)進(jìn)行 約束和綜合設(shè)計(jì)使用design compiler的內(nèi)建靜態(tài)時(shí)序分析機(jī)進(jìn)行模塊級(jí)靜態(tài)時(shí)序分析設(shè)計(jì)的形式驗(yàn)證，使用formality將trl和綜合后的網(wǎng)表進(jìn)行對(duì)比使用primetime進(jìn)行整個(gè)設(shè)計(jì)布圖前的靜態(tài)時(shí)序分析對(duì)布圖工具進(jìn)行時(shí)序約束的前標(biāo)注11)具有時(shí)序驅(qū)動(dòng)單元布局，時(shí)鐘樹(shù)插入和全局布線的初始布局劃分將時(shí)鐘樹(shù)轉(zhuǎn)

3、換到駐留在design compiler中原始設(shè)計(jì)（網(wǎng)表）在design compiler中進(jìn)行設(shè)計(jì)的布局優(yōu)化使用formality在綜合網(wǎng)表和時(shí)鐘樹(shù)插入的網(wǎng)表之間進(jìn)行形式驗(yàn)證在全局布線后（11步）從版圖提取估計(jì)的延時(shí)從全局布線得到的估計(jì)時(shí)間數(shù)據(jù)反標(biāo)注到primetime使用在全局布線后提取的估計(jì)延時(shí)數(shù)據(jù)在primetime在中進(jìn)行靜態(tài)時(shí)序分析設(shè)計(jì)的詳細(xì)布局提取來(lái)自詳細(xì)布局設(shè)計(jì)的實(shí)際時(shí)間延遲實(shí)際提取時(shí)間數(shù)據(jù)反標(biāo)注到primetime使用primetime進(jìn)行布圖后的靜態(tài)時(shí)序分析布圖后的門(mén)級(jí)功能仿真（如果需要）在lvs（版圖對(duì)原理圖）和drc（設(shè)計(jì)規(guī)則檢查）驗(yàn)證后定案結(jié)構(gòu)規(guī)范定義了芯片的功能并劃

4、分為一些能夠處理的模塊，電學(xué)特性規(guī)范通過(guò)時(shí)序信息定義模塊之間的關(guān)系設(shè)計(jì)可用三個(gè)抽象層次來(lái)表示：行為級(jí)，寄存器傳輸級(jí)rtl和結(jié)構(gòu)級(jí)。通過(guò)仿真rtl代碼以檢查設(shè)計(jì)的功能，目前的仿真器都能夠仿真行為級(jí)及rtl級(jí)編碼以前：手工將轉(zhuǎn)換為電路圖并描述元件間的互連來(lái)產(chǎn)生一個(gè)門(mén)級(jí)網(wǎng)表。綜合：用工具完成rtl級(jí)到門(mén)級(jí)網(wǎng)表的轉(zhuǎn)換，這個(gè)過(guò)程就稱(chēng)為綜合定義綜合環(huán)境的文件，詳細(xì)說(shuō)明了工藝單元庫(kù)和dc在綜合過(guò)程中使用的其它相關(guān)信息。形式驗(yàn)證技術(shù)使用數(shù)學(xué)的方法來(lái)確認(rèn)一個(gè)設(shè)計(jì)，不考慮工藝因素，如時(shí)序，通過(guò)與參考設(shè)計(jì)的對(duì)比了檢查一個(gè)設(shè)計(jì)的邏輯功能。形式驗(yàn)證和動(dòng)態(tài)仿真，形式驗(yàn)證技術(shù)通過(guò)證明兩個(gè)設(shè)計(jì)的結(jié)構(gòu)和功能是邏輯等價(jià)的來(lái)驗(yàn)證設(shè)

5、計(jì)；動(dòng)態(tài)仿真只能檢查敏感路經(jīng)。形式驗(yàn)證的目標(biāo)是要驗(yàn)證rtl與rtl ，門(mén)級(jí)網(wǎng)表與rtl代碼，兩個(gè)門(mén)級(jí)網(wǎng)表之間的對(duì)應(yīng)關(guān)系是否正確在整個(gè)設(shè)計(jì)中，靜態(tài)時(shí)序分析是最重要的步驟，一個(gè)迭代過(guò)程。靜態(tài)時(shí)序分析充許用戶(hù)詳細(xì)分析設(shè)計(jì)的所有關(guān)鍵路經(jīng)并給出一個(gè)有條理的報(bào)告。對(duì)布圖前后的門(mén)級(jí)網(wǎng)表進(jìn)行靜態(tài)時(shí)序分析，在布圖前，primetime使用由庫(kù)指定的線載模型估計(jì)線網(wǎng)延時(shí)。如果所有關(guān)鍵路徑的時(shí)序是可以接受的，則由primetime或dc得到一個(gè)約束文件，目的是為了預(yù)標(biāo)注到布圖工具。在布圖后，實(shí)際提取的延遲被反標(biāo)注到primetime以提供真實(shí)的延遲計(jì)算。布圖工具完成布局和布線。布圖規(guī)劃包括單元的布局和時(shí)種樹(shù)的綜合，

6、在步圖工具中完成。布線一般有兩步，全局布線和詳細(xì)布線。asic芯片生產(chǎn)asic芯片設(shè)計(jì)開(kāi)發(fā)cyit提供如下文件: gdsii文件，物理驗(yàn)證環(huán)境，物理驗(yàn)證報(bào)告生產(chǎn)廠家進(jìn)行merg生產(chǎn)廠家提供物理驗(yàn)證報(bào)告cyit確認(rèn)和eviewjob生產(chǎn)資料確認(rèn)過(guò)程制造一塊ic 芯片通常需要400 到500 道工序。但是概括起來(lái)說(shuō)，它一般分為兩大部分：前道工序（front-end production）和后道工序（back-end production）。1 前道工序 (1) 將粗糙的硅礦石轉(zhuǎn)變成高純度的單晶硅。 (2) 在wafer 上制造各種ic 元件。 (3) 測(cè)試wafer 上的ic 芯片2 后道工序 (

7、1) 對(duì)wafer 劃片（進(jìn)行切割） (2) 對(duì)ic 芯片進(jìn)行封裝和測(cè)試硅棒的拉伸 將多晶硅熔解在石英爐中，然后依靠 一根石英棒慢慢的拉出純凈的單晶硅棒。切割單晶硅棒 用金剛石刀把單晶硅棒切成一定的厚度 形成wafer（晶片、圓片）。注：一片wafer上可以生產(chǎn)出很多顆裸芯片（die ）,一般都上千顆拋光wafer wafer 的表面被拋光成鏡面。氧化wafer 表面 wafer 放在900 度1100 度的氧化爐中，并通入純凈的氧氣，在wafer 表面形成氧化硅。覆上光刻膠 通過(guò)旋轉(zhuǎn)離心力，均勻地在wafer表面覆上一層光刻膠。 在wafer 表面形成圖案 通過(guò)光學(xué)掩模板和曝光技術(shù)在wafe

8、r 表面形成圖案。 蝕刻 使用蝕刻來(lái)移除相應(yīng)的氧化層。 氧化、擴(kuò)散、cvd 和注入離子 對(duì)wafer 注入離子（磷、硼），然后進(jìn)行高溫?cái)U(kuò)散，形成各種集成器件。 磨平（cmp） 將wafer 表面磨平。形成電極 把鋁注入wafer 表面的相應(yīng)位置，形成電極。 wafer 測(cè)試 對(duì)wafer 進(jìn)行測(cè)試，把不合格的芯片標(biāo)記出來(lái)。注：此階段的測(cè)試主要有兩種wat和cp ：cp： circuit probe，也叫中測(cè)，測(cè)試項(xiàng)目主要針對(duì)器件功能，目的是在封裝前將不良品進(jìn)行標(biāo)記便于剔除。wafer級(jí)，由cyit主導(dǎo)wat：wafer acceptance test，測(cè)試項(xiàng)目主要針對(duì)的不是功能器件，而是一些表征工藝結(jié)果的量，用來(lái)監(jiān)控制程中的工藝執(zhí)行情況。wafer 級(jí)，由芯片生產(chǎn)廠自測(cè) 切割wafer 把芯片從wafer 上切割下來(lái)。形成一顆顆die 固定芯片 把芯片安置在特定的frame 上連接管腳 用25 微米的純金線將芯片和frame上的引腳連接起來(lái)。封裝 用陶瓷或樹(shù)脂對(duì)芯片進(jìn)行封裝。 修正和定型（分離和鑄型） 把芯片和frame 導(dǎo)線分離，使芯片外部的導(dǎo)線形成一定的形狀。老化（溫度電壓）測(cè)試 在提高環(huán)境溫度和芯片工作電壓的情況下模擬芯片的老化過(guò)程，以去除發(fā)生早期故障的產(chǎn)品成品檢測(cè)及可靠性測(cè)試 進(jìn)行電氣特性檢測(cè)以去除不合格