第20章 之四 組合邏輯電路

1、組合邏輯電路組合邏輯電路：任意時刻的輸出僅由當(dāng)前的輸入：任意時刻的輸出僅由當(dāng)前的輸入決定，與電路原來的狀態(tài)無關(guān)；結(jié)構(gòu)特征：輸入決定，與電路原來的狀態(tài)無關(guān)；結(jié)構(gòu)特征：輸入與輸出之間與輸出之間無無反饋支路，特點：無記憶功能反饋支路，特點：無記憶功能組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY4.1 組合邏輯電路的分析組合邏輯電路的分析與設(shè)計方法與設(shè)計方法4. 1. 1 組合電路的基本分析方法組合電路的基本分析方法一、一、分析方法分析方法邏輯圖邏輯圖邏輯表達(dá)式邏輯表達(dá)式化簡化簡真值表真值表說明功能說明功

2、能分析目的：分析目的： 確定輸入變量不同取值時功能是否滿足要求；確定輸入變量不同取值時功能是否滿足要求； 得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用 MSI、 LSI 實現(xiàn)；實現(xiàn)； 得到其功能的邏輯描述，以便用于包括該電路的系得到其功能的邏輯描述，以便用于包括該電路的系 統(tǒng)分析。統(tǒng)分析。 變換電路的結(jié)構(gòu)形式變換電路的結(jié)構(gòu)形式( (如：如：與或與或 與非與非-與非與非)；二、二、分析舉例分析舉例 例例1 1 分析圖中所示電路的邏輯功能分析圖中所示電路的邏輯功能CABCBABCAABCY CBAABC CBAABC 表達(dá)式表達(dá)式真值表真值表A B CY0 0 00 0

3、 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能 判斷輸入信號取值是否相同的電路判斷輸入信號取值是否相同的電路 判一致電路判一致電路YABC&1 解解 ABCY&例例2分析圖中所示電路的邏輯功能分析圖中所示電路的邏輯功能邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式 1 1 最簡與或最簡與或表達(dá)式表達(dá)式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡

4、與或表達(dá)式表達(dá)式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYXYBAYCBAY213321邏輯表邏輯表達(dá)式達(dá)式BABBABBACBAY最簡與或最簡與或表達(dá)式表達(dá)式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實現(xiàn)用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)

5、，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY 例例 4 分析圖中所示電路的邏輯功能，輸入信號分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進(jìn)制代碼。是一組二進(jìn)制代碼。&ABCDYEF 解解 (2) 化簡化簡ABCCBACBACBACECEF BABABABABAE DCABCDBABCDADCBADABCDCBADCBADCBADFDFY 例例 4 分析圖中所示電路的邏輯功能，輸入信號分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進(jìn)

6、制代碼。是一組二進(jìn)制代碼。(3) 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能說明：功能說明：當(dāng)輸入四位代碼中當(dāng)輸入四位代碼中 1 的個數(shù)為的個數(shù)為奇數(shù)奇數(shù)時輸出時輸出為為 1，為，為偶數(shù)偶數(shù)時輸出為時輸出為 0 判奇電路判奇電路。 解解 DCABCDBABCDADCBADABCDCBADCBADCBADFDFY 4.1.2

7、組合電路的基本設(shè)計方法組合電路的基本設(shè)計方法一、一、設(shè)計方法設(shè)計方法邏輯抽象邏輯抽象列真值表列真值表寫表達(dá)式寫表達(dá)式化簡或變換化簡或變換畫邏輯圖畫邏輯圖邏輯抽象：邏輯抽象： 根據(jù)根據(jù)因果關(guān)系因果關(guān)系確定輸入、輸出變量確定輸入、輸出變量 狀態(tài)賦值狀態(tài)賦值 用用 0 和和 1 表示信號的不同狀態(tài)表示信號的不同狀態(tài) 根據(jù)功能要求列出根據(jù)功能要求列出真值表真值表 根據(jù)所用元器件根據(jù)所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情況將的情況將函數(shù)式進(jìn)行化簡或變換。函數(shù)式進(jìn)行化簡或變換?；喕蜃儞Q：化簡或變換：電路功能的電路功能的文字描述文字描述真值表真值表電路功電路功能描述能描述例例1

8、設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為設(shè)樓上開關(guān)為A，樓下開關(guān)為，樓下開關(guān)為B，燈泡為，燈泡為Y。并。并設(shè)設(shè)A、B閉合時為閉合時為1，斷開時為，斷開時為0；燈亮?xí)r；燈亮?xí)rY為為1，燈滅時燈滅時Y為為0。根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。A BY0 00

9、 11 01 10110 1 窮舉法 1 二、二、 設(shè)計舉例設(shè)計舉例邏輯抽象邏輯抽象 2 邏輯表達(dá)式邏輯表達(dá)式最簡與或最簡與或表達(dá)式表達(dá)式化簡 3 2 BABAY已為最簡與或表達(dá)式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實現(xiàn)BABAYBAY用異或門實現(xiàn) 設(shè)定變量：設(shè)定變量： 例例 2 設(shè)計一個表決電路，要求輸出信號的電平與設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。三個輸入信號中的多數(shù)電平一致。 解解 輸入輸入 A、B、C ， 輸出輸出 Y 狀態(tài)賦值：狀態(tài)賦值：A、B、C = 0 表示表示 輸入信號為低電平輸入信號為低電平Y(jié) =

10、 0 表示表示 輸入信號中多數(shù)為低電平輸入信號中多數(shù)為低電平(1) 邏輯抽象邏輯抽象A、B、C = 1 表示表示 輸入信號為高電平輸入信號為高電平Y(jié) = 1 表示表示 輸入信號中多數(shù)為高電平輸入信號中多數(shù)為高電平 解解 列真值表列真值表(2)寫輸出表達(dá)式并化簡寫輸出表達(dá)式并化簡ABCCABCBABCAY CABCBABC ABACBC 最簡與或式最簡與或式最簡與非最簡與非-與非式與非式ABACBCY ABACBC ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 例例 2 設(shè)計一個表決電路，要求輸出信號的電平與設(shè)計一個表決電路，要求輸出信

11、號的電平與三個輸入信號中的多數(shù)電平一致。三個輸入信號中的多數(shù)電平一致。 例例 2 設(shè)計一個表決電路，要求輸出信號的電平與設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。三個輸入信號中的多數(shù)電平一致。 解解 (3) 畫邏輯圖畫邏輯圖 用與門和或門實現(xiàn)用與門和或門實現(xiàn)ABACBCY ABYC&ABBC1&AC 用與非門實現(xiàn)用與非門實現(xiàn) ABACBC & 例例3 3 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號

12、，提醒有關(guān)人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。 解解 (1)邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）Y（黃黃）G（綠綠）Z（有無故障有無故障）1 - 有有0 - 無無列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111YGRGRYGYRZ 例例3 3 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個亮，否則視電路。正常情況下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。

13、為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。 解解 YGRGRYGYRZ (3) 畫邏輯圖畫邏輯圖&1&111RGYZ真值表真值表電路功電路功能描述能描述用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)陚€裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。且其中有一個為主裁判時，表明成功的燈才亮。

14、設(shè)主裁判為變量設(shè)主裁判為變量A，副裁判分別為，副裁判分別為B和和C；表示；表示成功與否的燈為成功與否的燈為Y，根據(jù)邏輯要求列出真值表。，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAY 2 邏輯表達(dá)式邏輯表達(dá)式ABACY&最簡與或最簡與或表達(dá)式表達(dá)式化簡 3 54 邏輯變換邏輯變換5 邏輯電邏輯電路圖路圖化簡 4 Y= AB +AC 5 ACABY 6 4.1.3 4.1.3 組合電路中的競爭冒險組合電路中的競爭冒險1 競爭冒險的概念及其產(chǎn)生原因競

15、爭冒險的概念及其產(chǎn)生原因一、競爭冒險的概念一、競爭冒險的概念 在組合邏輯電路中，當(dāng)某個或者某些輸入信號狀態(tài)發(fā)生改在組合邏輯電路中，當(dāng)某個或者某些輸入信號狀態(tài)發(fā)生改變時，由于邏輯部件的傳輸延遲，可能會在輸出端產(chǎn)生短暫尖變時，由于邏輯部件的傳輸延遲，可能會在輸出端產(chǎn)生短暫尖峰錯誤信號（峰錯誤信號（ 過渡干擾脈沖）的現(xiàn)象，叫做過渡干擾脈沖）的現(xiàn)象，叫做競爭競爭冒險。冒險。二、產(chǎn)生競爭冒險的原因二、產(chǎn)生競爭冒險的原因&ABY0110ABY 信號信號 A、B 不可能突變，需要經(jīng)不可能突變，需要經(jīng)歷一段極短的過渡時間。而門電路歷一段極短的過渡時間。而門電路的傳輸時間也各不相同，故當(dāng)?shù)膫鬏敃r間也各不

16、相同，故當(dāng)A、B同時改變狀態(tài)時可能在輸出端產(chǎn)生同時改變狀態(tài)時可能在輸出端產(chǎn)生尖峰錯誤信號。尖峰錯誤信號。 電路舉例電路舉例產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號01AAY12AAY方法1：在一定條件下，簡化輸出函數(shù)的表達(dá)式，看能否使之變?yōu)椋篎=A+A或者F=A.A的形式，如果可以則電路可能存在冒險現(xiàn)象方法2：在卡諾圖上判斷輸出函數(shù)在化簡過程中所畫的圈是否有相鄰，若有相鄰圈存在，則實現(xiàn)的電路其輸出端可能會出現(xiàn)冒險現(xiàn)象。3 3 消除競爭冒險的方法消除競爭冒險的方法一、引入封鎖脈沖一、引入封鎖脈沖&Y3&

17、amp;Y1&Y2&Y0A1B1P1ABABABP1二、引入選通脈沖二、引入選通脈沖P2P2存在的問題：存在的問題：對封鎖脈沖和選通脈沖的寬度和產(chǎn)生時間有對封鎖脈沖和選通脈沖的寬度和產(chǎn)生時間有嚴(yán)格的要求。嚴(yán)格的要求。一、在電路輸出端接入一一、在電路輸出端接入一個小的濾波電容個小的濾波電容CCfCf導(dǎo)致輸出波形的邊沿變壞。導(dǎo)致輸出波形的邊沿變壞。二、修改邏輯設(shè)計增加冗余項二、修改邏輯設(shè)計增加冗余項&ABCAG1G2G4G3Y&G5ABC010001 11 1011100100CAABY 例如：例如：BCCAABY CAABBC由于修改設(shè)計方案得當(dāng)，收到了較好的效果

18、。由于修改設(shè)計方案得當(dāng)，收到了較好的效果。本節(jié)小結(jié)本節(jié)小結(jié)組合電路的特點：在任何時刻的輸出只取決于當(dāng)組合電路的特點：在任何時刻的輸出只取決于當(dāng)時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實現(xiàn)時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的設(shè)計步驟：邏輯圖組合電路的設(shè)計步驟：邏輯圖寫出邏輯表達(dá)

19、式寫出邏輯表達(dá)式邏輯表達(dá)式化簡邏輯表達(dá)式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設(shè)計步驟：列出真值表組合電路的設(shè)計步驟：列出真值表寫出邏輯表寫出邏輯表達(dá)式或畫出卡諾圖達(dá)式或畫出卡諾圖邏輯表達(dá)式化簡和變換邏輯表達(dá)式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)組合函數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。4.2 加法器加法器1、半加器、半加器4.2.1 半加器和全加器半加器和全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0

20、 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進(jìn)位2、全加器、全加器 能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為 全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。iiiiiiiiiiiiiiiiiiiiii

21、BACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標(biāo)符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用與門和或門實現(xiàn)用與門和或門實現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS Si C

22、i111 Ai Bi Ci-1& 用與或非門實現(xiàn)用與或非門實現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器、串行進(jìn)位加法器4.2.2 加法器加法器：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位

23、全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。2、并行進(jìn)位加法器（超前進(jìn)位加法器）、并行進(jìn)位加法器（超前進(jìn)位加法器） iiiBAG iiiBAP進(jìn)位生成項進(jìn)位生成項進(jìn)位傳遞條件進(jìn)位傳遞條件11)(iiiiiiiiiCPGCBABAC進(jìn)位表達(dá)式進(jìn)位表達(dá)式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCP

24、GCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達(dá)式和表達(dá)式4位超前進(jìn)位加位超前進(jìn)位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5

25、 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進(jìn)制集成二進(jìn)制4位位超前進(jìn)位加法器超前進(jìn)位加法器4.2.3 加法器的應(yīng)用加法器的應(yīng)用1、8421 BCD碼

26、轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進(jìn)制并行加法、二進(jìn)制并行加法/減法器減法器C0-10時，時，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運算；當(dāng)運算；當(dāng)C0-11時，時，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運算。運算。3、二、二-十進(jìn)制加法器十進(jìn)制加法器C&進(jìn)位輸出被加數(shù)加數(shù)“0”1&8421 B

27、CD 輸出 S3 S2 S1 S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0進(jìn)位輸入13233SSSSCC修正條件修正條件本節(jié)小結(jié) 能對兩個能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。輯電路稱為半加器。 能對兩個能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于即相當(dāng)于3 3個個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏

28、輯電路稱為全加器。路稱為全加器。 實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。位加法器速度較快、但電路復(fù)雜。 加法器除用來實現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)加法器除用來實現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。4.3 數(shù)值比較器數(shù)值比較器

29、4. 3 數(shù)值比較器數(shù)值比較器（Digital Comparator）4.3.1 1 位數(shù)值比較器位數(shù)值比較器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函數(shù)式函數(shù)式邏輯圖邏輯圖 用用與非門與非門和和非門非門實現(xiàn)實現(xiàn)Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100= 100= 100=100=010 001= 001= 001=001B = B3B2B1B0LGM4 4位數(shù)值比較器位數(shù)值比較器A3 B3 A2 B2 A1 B1 A0 B0&1&1&1&1&a

30、mp;1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A0G = (A3 B3)(A2 B2) (A1 B1)(A0 B0)4 位數(shù)值比較器位數(shù)值比較器M = A3B3+ (A3 B3) A2B2 + (A3 B3)(A2 B2) A1 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0L = M+G1 位數(shù)值比較器位數(shù)值比較器3M3G2M2G1M1G0M0GAiMiBiAi BiAiBiLiGiAiBi&1&1&比比 較較 輸輸 入入級級 聯(lián)聯(lián) 輸輸 入入輸輸 出出A3B3A2B2A1B1A0B0

31、AB FA B 001= 001= 001= 001=001001=010010=100100 100= 100 4 位集成數(shù)值比較器的真值表位集成數(shù)值比較器的真值表級聯(lián)輸入：級聯(lián)輸入：供擴(kuò)展使用，一般接低位芯片的比較輸出，即供擴(kuò)展使用，一般接低位芯片的比較輸出，即 接低位芯片的接低位芯片的 FA B 。4.3.3 集成數(shù)值比較器集成數(shù)值比較器 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB A=B A1 VSS(b) CMOS數(shù)值比較器引腳圖集成數(shù)值比較器集成

32、數(shù)值比較器擴(kuò)展：擴(kuò)展：級級聯(lián)聯(lián)輸輸入入 集成數(shù)值比較器集成數(shù)值比較器 74LS85 (TTL) 兩片兩片 4 位位數(shù)值比較器數(shù)值比較器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比較比較輸出輸出1 8 位位數(shù)值比較器數(shù)值比較器低位比較結(jié)果低位比較結(jié)果高位比較結(jié)果高位比較結(jié)果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 ：最低最低4 4位的級聯(lián)輸入端位的級

33、聯(lián)輸入端A A B B、 A A B 只是為了電路對稱，不起判斷作用只是為了電路對稱，不起判斷作用B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成數(shù)值比較器集成數(shù)值比較器 CC15485(CMOS)擴(kuò)展：擴(kuò)展： 兩片兩片4 位位 8 位位VDDA3 B3 FAB FABA B B必須預(yù)先預(yù)置為必須預(yù)先預(yù)置為1 1 ，最低，最低4 4位的級聯(lián)輸入端位的級聯(lián)輸入端A A B ABAB AB ABAB AB ABAB AB、 AB ABAB AB ABAB AB ABAB AB必須預(yù)先必須預(yù)

34、先預(yù)置為預(yù)置為0 ，最低，最低4位的級聯(lián)輸入端位的級聯(lián)輸入端AB AB AB AB AB AB AB AB AB AB AB A=B本節(jié)小結(jié)本節(jié)小結(jié) 在各種數(shù)字系統(tǒng)尤其是在計算機(jī)中，經(jīng)常需在各種數(shù)字系統(tǒng)尤其是在計算機(jī)中，經(jīng)常需要對兩個二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別要對兩個二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進(jìn)制數(shù)結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個二進(jìn)制數(shù)，輸出是比較的結(jié)果

35、。行比較的兩個二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的級聯(lián)輸入端，很容易利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時需注意方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時需注意TTL電路電路與與CMOS電路在連接方式上的區(qū)別。電路在連接方式上的區(qū)別。4.4 編碼器編碼器實現(xiàn)編碼操作的電路稱為編碼器。輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 14.4.1 二進(jìn)制編碼器二進(jìn)制編碼器1、3位二進(jìn)制編碼器位二進(jìn)制編

36、碼器輸輸入入8個互斥的信號個互斥的信號輸輸出出3位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達(dá)達(dá)式式邏輯圖邏輯圖2、3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0

37、1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I

38、6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器 如果要求輸出、輸入均為反變量，則只要在圖中如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。的每一個輸出端和輸入端都加上反相器就可以了。2、集成、集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474

39、LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為使能輸入端為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1

40、1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0

41、I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 14.4.2 4.

42、4.2 二二 十進(jìn)制編碼器十進(jìn)制編碼器1、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1

43、Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降邏輯表達(dá)式邏輯表達(dá)式12468346856878912345678934567895678978990245893458968978923456789345

44、6789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)

45、先編碼器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效本節(jié)小結(jié)本節(jié)小結(jié) 用二進(jìn)制代碼表示特定對象的過程稱為編用二進(jìn)制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。碼；實現(xiàn)編碼操作的電路稱為編碼器。 編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計方法也相各種編碼器的工作原理類似，設(shè)計方法也相同。集成二進(jìn)制編碼

46、器和集成十進(jìn)制編碼器同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。均采用優(yōu)先編碼方案。4.5 譯碼器譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 把代碼狀態(tài)的特定含義翻譯出來的過程稱把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。4.5.1 二進(jìn)制譯碼器二進(jìn)制譯碼器 設(shè)二進(jìn)制譯碼器的輸入端為設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中個輸出中只有一個為只有一個為1（或為（或為0），其余全為），其余全為0（或為（或為1）。

47、）。 二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。故又稱為變量譯碼器。1、3位二進(jìn)制譯碼器位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：

48、8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器2、集成二進(jìn)制譯碼器、集成二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0

49、 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、 為選通控制端。當(dāng)G11、 時，譯碼器處于工作狀態(tài)；當(dāng)G10或 時，譯碼器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00

50、 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制碼輸輸出出：低電平有效：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2

51、STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。4.5.2 二二-十進(jìn)制譯碼器十進(jìn)制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制

52、譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0

53、 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖采用完全譯碼方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為將與門換成與非門，則輸出為反變量，即為低電平有效反變量，即為低電平有效。、集成、集成842

54、1 BCD碼譯碼器碼譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖 輸出為反變量，即為低電平有效，并且采用完全譯碼方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(

55、c) 共陽極+VCCabcdefgh4.5.3 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極2、顯示譯碼器、顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表邏輯表達(dá)式邏輯表達(dá)式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖

56、a b c d e f g A3 A2 A1 A01111&2、集成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖輸 入輸 出功能或十進(jìn)制數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅燈)LT (試燈)RBI (動態(tài)滅零)0 1 00 0 0 00(輸入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234

57、567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1

58、 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，為了增強(qiáng)器件的功能，在 74LS48 中還設(shè)置了一些輔助端。這些輔助端的功能如下：（1）試燈輸入端LT：低電平有效。當(dāng)LT0 時，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號無關(guān)。本輸入端用于測試數(shù)碼管的好壞。（2）動態(tài)滅零輸入端RBI：低電平有效。當(dāng)LT1、RBI0、且譯碼輸入全為 0 時，該位輸出不顯示，即 0 字被熄滅；當(dāng)譯碼輸入不全為 0 時，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)00

59、34.50 可顯示為 34.5。（3）滅燈輸入/動態(tài)滅零輸出端RBOBI /：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當(dāng)RBOBI /作為輸入使用，且RBOBI /0 時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當(dāng)RBOBI /作為輸出使用時，受控于LT和RBI：當(dāng)LT1 且RBI0 時，RBOBI /0；其它情況下RBOBI /1。本端鈕主要用于顯示多位數(shù)字時，多個譯碼器之間的連接。輔助端功能輔助端功能7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii4.5.4 譯碼器的應(yīng)用譯碼器的應(yīng)用1、用二進(jìn)

60、制譯碼器實現(xiàn)邏輯函數(shù)、用二進(jìn)制譯碼器實現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。與非形式。2、用二進(jìn)制譯碼器實現(xiàn)碼制變換、用二進(jìn)制譯碼器實現(xiàn)碼制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼8421碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼余余3碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼2421碼碼10 0 0 0 0 0 0 0 1 0 0 1小數(shù)點0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0