圖設(shè)計準則PPT課件

1、LVS（Layout versus Schematic）B. 布局、布線流程網(wǎng)表輸入布圖規(guī)劃布局全局布線詳細布線版圖參數(shù)提取一致性檢查后模擬版圖生成掩膜文件將版圖寄生參數(shù)引入電路圖，模擬檢查電路的時序及速度等是否仍符合要求POST SIMULATIONplace & route第1頁/共92頁概述 電路的設(shè)計及模擬驗證決定電路的組成及相關(guān)的參數(shù)，但仍不是實體的成品，集成電路的實際成品須經(jīng)晶片廠的制作； 版圖設(shè)計師的工作是將所設(shè)計的電路轉(zhuǎn)換為圖形描述格式，即設(shè)計工藝過程需要的各種各樣的掩膜版，定義這些掩膜版幾何圖形的過程即Layout； 層次化、模塊化的布局方式可提高布局的效率；第2頁/

2、共92頁引言 芯片加工：從版圖到裸片制版加工是一種多層平面“印刷”和疊加過程，但中間是否會帶來誤差？第3頁/共92頁人工版圖設(shè)計的必要性 需要人工設(shè)計版圖的場合1、數(shù)字電路版圖單元庫的建立2、絕大部分的數(shù)模混合電路3、其它自動布線不能滿足要求的設(shè)計 在Layout的過程中要受到幾個因素的限制：1、設(shè)計規(guī)則（數(shù)字和模擬電路）2、匹配問題（主要針對模擬電路）3、噪聲考慮（主要針對模擬電路）第4頁/共92頁設(shè)計規(guī)則 設(shè)計規(guī)則的目的是確定掩膜版的間距，它是提高器件密度和提高成品率的折衷產(chǎn)物。 設(shè)計規(guī)則決定最小的邏輯門，最小的互連線，因此可以決定影響延遲的寄生電阻，電容等。 設(shè)計規(guī)則常表達為，是最小柵長

3、的0.5倍。第5頁/共92頁影響匹配的一些因素第6頁/共92頁晶體管的匹配問題 用大小一致的晶體管 把大晶體管分解為幾個大小相同的晶體管 所有要匹配的晶體管的電流方向要求一致 所有匹配的器件都要求有相同的邊界條件，如果不同，則要加虛假（dummy）器件 差分對要采用共質(zhì)心設(shè)計加入虛假器件使所有的器件都有相同的邊界條件第7頁/共92頁大晶體管的版圖 估算結(jié)寄生電容非常重要，當(dāng)需要最小化結(jié)寄生電容時，可以用兩個晶體管共用一個結(jié)。第8頁/共92頁共質(zhì)心設(shè)計 對于匹配十分關(guān)鍵的差分對，一定要求做到共質(zhì)心 共質(zhì)心的意思構(gòu)建兩個關(guān)于某一個中心點完全對稱版圖 這樣的好處在x和y方向的工藝變化被抵消掉了 電容

4、可以用兩層多晶中間夾著一層二氧化硅來實現(xiàn) 主要的誤差源是腐蝕過度和二氧化硅厚度變化。一般腐蝕過度是主要因素，可以通過增加面積來使誤差達到最小化。為了使匹配達到最好，我們將前面晶體管匹配引用到電容中。第9頁/共92頁電容的匹配電阻的匹配多晶硅電阻：與電壓無關(guān)；有較高的溫度系數(shù)。 擴散區(qū)或離子注入?yún)^(qū)（結(jié),阱，或基區(qū)）：電阻較高；阻值依賴于電阻兩端的電壓 第10頁/共92頁噪聲考慮 為了最大限度減小來自于數(shù)字電路與襯底和模擬電路電源的耦合，需要采取一些特殊的措施 首先是數(shù)字電路和模擬電路必須用不同的電源線：理想的情況是數(shù)字電路和模擬電路的電源只能在片外相連，實際上往往做不到。最少要做到：如果一個壓焊

5、點既給模擬電路供電又給數(shù)字電路供電，要從該壓焊點引出兩條線分別給模擬電路和數(shù)字電路供電 電源線第11頁/共92頁掩蔽技術(shù) 掩蔽技術(shù)可以防護來自于或者去向襯底的電容耦合。可以減小兩條金屬線之間的cross-talk 第12頁/共92頁所設(shè)計的版圖：引言第13頁/共92頁加工后得到的實際芯片版圖例子：引言第14頁/共92頁引言 加工過程中的非理想因素 制版光刻的分辨率問題 多層版的套準問題 表面不平整問題 流水中的擴散和刻蝕問題 梯度效應(yīng)第15頁/共92頁引言 解決辦法 廠家提供的設(shè)計規(guī)則(topological design rule)，確保完成設(shè)計功能和一定的芯片成品率，除個別情況外，設(shè)計者必

6、須遵循 設(shè)計者的設(shè)計準則(rule for performance)，用以提高電路的某些性能，如匹配，抗干擾，速度等第16頁/共92頁設(shè)計規(guī)則(topological design rule)第17頁/共92頁基本定義(Definition)WidthSpaceSpaceEnclosureExtensionExtensionOverlap1.請記住這些名稱的定義2.后面所介紹的 layout rules 必須熟記， 在畫layout 時須遵守這些規(guī)則。設(shè)計規(guī)則寬度間距伸展重疊覆蓋第18頁/共92頁上華0.6um DPDM CMOS工藝拓撲設(shè)計規(guī)則N-wellactiveP+ implantN+

7、 implantpoly1metal1contactviametal2poly2版圖的層定義High Resistor第19頁/共92頁設(shè)計規(guī)則Nwell符號尺寸含 義1.a3.0阱的最小寬度1.b4.8不同電位阱的阱間距1.c1.5相同電位阱的阱間距P+ ActiveP+N+N+ ActiveaecdfbgN阱層第20頁/共92頁設(shè)計規(guī)則NwellP+ ActiveP+N+N+ Activeaecdfbg符號尺寸含 義1.d0.4阱對其中N+有源區(qū)最小覆蓋1.e1.8阱外N+有源區(qū)距阱最小間距1.f1.8阱對其中P+有源區(qū)最小覆蓋1.g0.4阱外P+有源區(qū)距阱最小間距第21頁/共92頁設(shè)計規(guī)

8、則active符號尺寸含 義2.a0.6用于互連的有源區(qū)最小寬度2.b0.75最小溝道寬度2.c1.2有源區(qū)最小間距N+P+N+N+P+bbc.2c.4c.3c.1aa有源層第22頁/共92頁設(shè)計規(guī)則poly1符號尺寸含 義4.a0.6用于互連的poly1最小寬度4.b0.75Poly1最小間距4.c0.6最小NMOS溝道長度4.d0.6最小PMOS溝道長度N+P+eeggbbcabdff可做MOS晶體管柵極、導(dǎo)線、poly-poly電容的下極板多晶硅1第23頁/共92頁設(shè)計規(guī)則poly1符號尺寸含 義4.e0.6硅柵最小出頭量4.f0.5硅柵與有源區(qū)最小內(nèi)間距4.g0.3場區(qū)poly1與有源

9、區(qū)最小內(nèi)間距N+P+eeggbbcabdff可做MOS晶體管柵極、導(dǎo)線、poly-poly電容的下極板第24頁/共92頁設(shè)計規(guī)則High Resistor符號尺寸含 義5.a2.0高阻最小寬度5.b1.0高阻最小間距5.c1.0高阻對poly2的最小覆蓋5.d1.0高阻與poly2的間距在Poly2上定義高阻區(qū)abcd/ffeh第25頁/共92頁設(shè)計規(guī)則High Resistor符號尺寸含 義5.e0.6高阻與poly2電阻接觸孔間距5.f0.8高阻與低阻poly2電阻的間距5.g0.5高阻與有源區(qū)的間距5.h1.0高阻與poly1電阻的間距其上禁止布線高阻層定義電阻長度Poly2定義電阻寬度

10、abcd/ffeh第26頁/共92頁設(shè)計規(guī)則poly2符號尺寸含 義6.a1.2poly2做電容時的最小寬度6.b1.0poly2做電容時的最小間距6.c0.53.2Poly2與有源區(qū)的最小間距做關(guān)鍵電容時的間距6.d1.5電容底板對頂板的最小覆蓋6.e0.8電容Poly2對接觸孔最小覆蓋6.f-Poly2不能在有源區(qū)上6.g-Poly2不能跨過poly1邊沿可做多晶連線、多晶電阻和poly-poly電容的上極板abcdeij多晶硅2第27頁/共92頁設(shè)計規(guī)則poly2符號尺寸含 義6.h0.8poly2做導(dǎo)線時的最小寬度6.i1.0poly2做電阻時的最小間距6.j1.0Poly2電阻之間的

11、最小間距6.k-Poly2不能用做柵6.l0.5電阻Poly2對接觸孔最小覆蓋6.m-除做電容外，Poly2不能與poly1重疊可做多晶連線、多晶電阻和poly-poly電容的上極板abcdeij第28頁/共92頁設(shè)計規(guī)則implant符號尺寸含 義8.a0.9注入?yún)^(qū)最小寬度8.b0.9同型注入?yún)^(qū)最小間距8.c0.6注入?yún)^(qū)對有源區(qū)最小包圍8.d0.6注入?yún)^(qū)與有源區(qū)最小間距N+abcdfEH注入層第29頁/共92頁設(shè)計規(guī)則implant符號尺寸含 義8.E0.75N+(P+)注入?yún)^(qū)與P+(N+)柵間距8.f0.75N+(P+)注入?yún)^(qū)與N+(P+)柵間距8.H0注入?yún)^(qū)對有源區(qū)最小覆蓋（定義butt

12、ing contact）N+abcdfEH第30頁/共92頁設(shè)計規(guī)則contact符號尺寸含 義10.a.6*.6接觸孔最小面積10.a.1.6*1.6 N+/P+ butting contact面積10.b0.7接觸孔間距aabcdefggc.3a.1定義為金屬1與擴散區(qū)、多晶1、多晶2的所有連接！接觸孔第31頁/共92頁設(shè)計規(guī)則contact符號尺寸含 義10.c(d, e)0.4有源區(qū), Poly1, Poly2對最小孔最小覆蓋10.c.30.8有源區(qū)對butting contact最小覆蓋10.f0.6漏源區(qū)接觸孔與柵最小間距10.g0.6Poly1,2上孔與有源區(qū)最小間距aabcde

13、fggc.3a.1第32頁/共92頁設(shè)計規(guī)則metal1符號尺寸含 義11.a0.9金屬1最小寬度11.b0.8金屬1最小間距11.c.10.3金屬1對最小接觸孔的最小覆蓋11.c.20.6金屬1對butting contact的最小覆蓋-1.5mA/um最大電流密度-禁止并行金屬線90度拐角，用135度拐角代替abc.1c.2c.2金屬1第33頁/共92頁設(shè)計規(guī)則via符號尺寸含 義12.a.7*.7過孔最小面積12.b0.8過孔間距12.df-接觸孔、poly-poly電容和柵上不能打過孔12.g0.4金屬1對過孔的最小覆蓋12.h0.5過孔與接觸孔的最小間距建議0.5Poly與有源區(qū)對過

14、孔的最小間距或覆蓋12.k1.5mA 單個過孔的最大電流abghh定義為兩層金屬之間的連接孔通孔第34頁/共92頁設(shè)計規(guī)則metal2符號尺寸含 義13.a0.9金屬2最小寬度13.b(e)0.8金屬2最小間距13.c0.4金屬2對過孔的最小覆蓋13.d1.5寬金屬2與金屬2的最小間距13.f-禁止并行金屬線90度拐角，用135度拐角代替13.h1.5mA/um最大電流密度abcddeWidth10um可用于電源線、地線、總線、時鐘線及各種低阻連接金屬2第35頁/共92頁設(shè)計規(guī)則power supply line符號尺寸含 義17.a20.0金屬2最小寬度17.b300.0金屬2最小長度-Sl

15、ot規(guī)則見工藝文檔由于應(yīng)力釋放原則，在大晶片上會存在與大寬度金屬總線相關(guān)的可靠性問題。表現(xiàn)在裂痕會沿著晶片的邊緣或轉(zhuǎn)角處蔓延currentcurrentabslotmetal縫隙用于寬度任何大于20 m，長度大于300 m的金屬線。縫隙與電流方向平行電源線第36頁/共92頁設(shè)計規(guī)則高阻多晶電阻R=R(L-Ld)/(W-Wd)R=996歐姆Ld = 1.443uWd = 0.162u溫度系數(shù)：-3.04E-03/度電壓系數(shù)：-4.36E-03/V 1.01.0WL0.40.61.01.0/0.81.0Poly1 Resistor0.3第37頁/共92頁設(shè)計規(guī)則Poly-Poly電容1.21.01

16、.50.81.80.41.22.00.3WLC=0.7*W*L fF1.50.750.70.7溫度系數(shù)：2.1E-05/度電壓系數(shù)：-7.7E-05/V0.6第38頁/共92頁版圖設(shè)計準則(Rule for performance) 匹配 抗干擾 寄生的優(yōu)化 可靠性第39頁/共92頁匹配設(shè)計 在集成電路中，集成元件的絕對精度較低，如電阻和電容，誤差可達20%30% 由于芯片面積很小，其經(jīng)歷的加工條件幾乎相同，故同一芯片上的集成元件可以達到比較高的匹配精度，如1%，甚至0.1% 模擬集成電路的精度和性能通常取決于元件匹配精度第40頁/共92頁匹配設(shè)計 失配：測量所得的元件值之比與設(shè)計的元件值之比

17、的偏差 歸一化的失配定義： 設(shè)X1, X2為元件的設(shè)計值，x1, x2為其實測值，則失配為： 11221121212xXxXXXXXxx第41頁/共92頁匹配設(shè)計 失配可視為高斯隨機變量 若有N個測試樣本1, 2, , N，則的均值為： 方差為：NiiNm11NiimNs1211第42頁/共92頁匹配設(shè)計 稱均值m為系統(tǒng)失配 稱方差s為隨機失配 失配的分布： 3失配：| m |+3 s概率99.7%第43頁/共92頁匹配設(shè)計 失配的原因 隨機失配：尺寸、摻雜、氧化層厚度等影響元件值的參量的微觀波動(fluctuation) 隨機失配可通過選擇合適的元件值和尺寸來減小 系統(tǒng)失配：工藝偏差，接觸孔

18、電阻，擴散區(qū)相互影響，機械壓力，溫度梯度等 系統(tǒng)失配可通過版圖設(shè)計技術(shù)來降低第44頁/共92頁匹配設(shè)計 隨機統(tǒng)計波動 (Fluctuations) 周圍波動(peripheral fluctuations) 發(fā)生在元件的邊沿 失配隨周長的增大而減小 區(qū)域波動(areal fluctuations) 發(fā)生在元件所覆蓋的區(qū)域 失配隨面積的增大而減小第45頁/共92頁匹配設(shè)計 電容隨機失配 兩個大小均為C的電容的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻，均是常量 一般地，電容失配與面積的平方根成反比，即容量為原來2倍，失配減小約30% 不同大小電容匹配時，匹配精度由小電容決定CkkCspaC

19、1第46頁/共92頁匹配設(shè)計 電阻隨機失配 兩個阻值為R、寬度為W的電阻的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻，均是常量 一般地，電阻失配與寬度成反比，即阻值為原來2倍，失配為原來的一半 不同阻值的電阻，可通過調(diào)整寬度來達到相同的匹配精度WkkRWspaR1第47頁/共92頁匹配設(shè)計 晶體管匹配：主要關(guān)心元件之間柵源電壓（差分對）和漏極電流（電流鏡）的偏差 柵源電壓失配為： 漏極電流失配為： 212kkVVVgstGS1121221gstDDVVkkIIVt, k為元件間的閾值電壓和跨導(dǎo)之差，Vgs1為第1個元件的有效柵電壓，k1, k2為兩個元件的跨導(dǎo)對于電壓匹配，希望Vgs1小

20、一些(0.1V)，但對電流匹配，則希望Vgs1大一些(0.3V)第48頁/共92頁匹配設(shè)計 晶體管隨機失配 在良好的版圖設(shè)計條件下 閾值電壓 跨導(dǎo) 均與柵面積的平方根成反比effeffVVLWCstteffeffkkLWCksCVt和Ck是工藝參數(shù)背柵摻雜分布的統(tǒng)計波動（區(qū)域波動）線寬變化，柵氧的不均勻，載流子遷移率變化等（邊沿和區(qū)域波動）第49頁/共92頁匹配設(shè)計 系統(tǒng)失配 工藝偏差(Process Bias) 在制版、刻蝕、擴散、注入等過程中的幾何收縮和擴張，所導(dǎo)致的尺寸誤差 接觸孔電阻 對不同長度的電阻來說，該電阻所占的分額不同 多晶硅刻蝕率的變化(Variations in Polys

21、ilicon Etch Rate) 刻蝕速率與刻蝕窗的大小有關(guān)，導(dǎo)致隔離大的多晶寬度小于隔離小的多晶寬度 擴散區(qū)相互影響 同類型擴散區(qū)相鄰則相互增強，異類型相鄰則相互減弱均與周圍環(huán)境有關(guān)第50頁/共92頁匹配設(shè)計 系統(tǒng)失配 梯度效應(yīng) 壓力、溫度、氧化層厚度的梯度問題，元件間的差異取決于梯度和距離第51頁/共92頁匹配設(shè)計 系統(tǒng)失配例子 電阻 電阻設(shè)計值之為2：1 由于poly2刻蝕速度的偏差，假設(shè)其寬度偏差為0.1u，則會帶來約2.4%的失配 接觸孔和接頭處的poly電阻，將會帶來約1.2%的失配；對于小電阻，失配會變大2u5u4u15R=R(Leff)/(Weff)R=996歐姆Wp = 0

22、.1u第52頁/共92頁匹配設(shè)計 系統(tǒng)失配例子 電容20um20um10um10um假設(shè)對poly2的刻蝕工藝偏差是0.1um，兩個電容的面積分別是(10.1)2和(20.1)2，則系統(tǒng)失配約為1.1%第53頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的方法 元件單元整數(shù)比 降低工藝偏差和歐姆接觸電阻的影響 加dummy元件 保證周圍環(huán)境的對稱 匹配元件間距離盡量接近 公用重心設(shè)計(common-centroid) 減小梯度效應(yīng) 匹配元件與其他元件保持一定距離 減小擴散區(qū)的相互影響第54頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 加dummy的電阻匹配Dummy元件寬度可以小一些懸空會帶來靜電積累！第55

23、頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 一維公用重心設(shè)計 二維公用重心設(shè)計第56頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 單元整數(shù)比(R1:R2=1:1.5) 均勻分布和公用重心 Dymmy元件R1R2R1R2R2R1R1R2dummydummy第57頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 單元整數(shù)比(8:1) 加dummy元件 公用重心布局 問題：布線困難，布線寄生電容影響精度C1C2第58頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 方向一致 加dummy保證周圍環(huán)境對稱M1M2M1M2DSDSM1M2DSDSDSDSdummydummyD, S不再對稱！第59頁/共92頁匹配設(shè)計 降低系

24、統(tǒng)失配的例子 加dummy保證多晶刻蝕速率一致M1M2M3M1M2M3dummydummy多晶刻蝕速率不一致多晶刻蝕速率一致第60頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 加dummy導(dǎo)線保持環(huán)境對稱 公用重心以減小梯度效應(yīng)不對稱互為鏡像第61頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 叉指結(jié)構(gòu) 交叉耦合結(jié)構(gòu)D1D2S122dummydummy1D1SD2SD1共同點：對梯度效應(yīng)和傾斜注入不敏感21D2SD112D1SD2關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。什么是匹配？使需要匹配的管子所處的光刻環(huán)境一樣。 匹配分為橫向，縱向，和中心匹配。1221為縱向匹配，12為中心匹配（把上方1轉(zhuǎn)

25、到下方1時，上方2也達到下方2位置）21中心匹配最佳。 尺寸非常小的匹配管子對匹配畫法要求不嚴格.4個以上的匹配管子,局部和整體都匹配的匹配方式最佳. 第62頁/共92頁匹配設(shè)計 降低系統(tǒng)失配的例子 匹配晶體管與其他晶體管保持相當(dāng)距離，以免引起背柵摻雜濃度的變化，導(dǎo)致閾值電壓和跨導(dǎo)的變化dddddd 2倍阱深！第63頁/共92頁抗干擾設(shè)計 數(shù)?；旌想娐返陌鎴D布局 屏蔽 濾波第64頁/共92頁抗干擾設(shè)計 數(shù)模混合集成電路中的版圖布局 模擬和數(shù)字電源地的分離 模擬電路和數(shù)字電路、模擬總線和數(shù)字總線盡量分開而不交叉混合 根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序 Analog Pow

26、erDigital PowerDigitalAnalog運放交換機調(diào)制電容采樣編碼邏輯第65頁/共92頁抗干擾設(shè)計 電容的屏蔽電路中的高阻接點接上極板，以減小寄生和屏蔽干擾；電容下面用接地的阱來屏蔽襯底噪聲CAP此地應(yīng)為“干凈”地！可獨立接出，不與其他電路共享第66頁/共92頁抗干擾設(shè)計 敏感信號線的屏蔽增大線間距周圍放置地線第67頁/共92頁抗干擾設(shè)計 敏感信號線的屏蔽包圍屏蔽缺點：到地的寄生電容較大；加大了布線的難度第68頁/共92頁抗干擾設(shè)計 敏感電路的屏蔽 用接地的保護環(huán)(guard ring) 保護環(huán)應(yīng)接“干凈”的地 N阱較深，接地后可用來做隔離PdiffNwell第69頁/共92頁

27、抗干擾設(shè)計 加濾波電容 電源線上和版圖空余地方可填加MOS電容進行電源濾波 對模擬電路中的偏置電壓和參考電壓加多晶電容進行濾波偏置參考第70頁/共92頁抗干擾設(shè)計 加濾波電容 電源線上和版圖空余地方可填加MOS電容進行電源濾波 對模擬電路中的偏置電壓和參考電壓加多晶電容進行濾波P-P CAPMOS CAP第71頁/共92頁寄生優(yōu)化設(shè)計 寄生電阻和電容會帶來噪聲、降低速度、增加功耗等效應(yīng) 降低關(guān)鍵路徑上的寄生，如放大器輸入端上的寄生電阻（主要是多晶硅電阻） 降低關(guān)鍵節(jié)點的寄生，如高阻節(jié)點和活性較大的節(jié)點上的寄生電容第72頁/共92頁寄生優(yōu)化設(shè)計 晶體管的寄生優(yōu)化 盡量減小多晶做導(dǎo)線的長度 通過兩

28、邊接?xùn)趴蓛?yōu)化柵極串聯(lián)寄生電阻 通過梳狀折疊可同時優(yōu)化柵極電阻和漏極寄生電容DDD第73頁/共92頁寄生優(yōu)化設(shè)計 大尺寸晶體管的版圖梳狀折疊第74頁/共92頁寄生優(yōu)化設(shè)計 晶體管漏極寄生電容優(yōu)化 漏極一般接高阻節(jié)點或活性較大的節(jié)點 主要指漏極擴散區(qū)面積的優(yōu)化 指標(biāo)：漏極面積SD與有效柵寬We之比，越小越好DW1QdDW2QdDQdQd21deDQWS3222dddeDQWQQWS43deDQWS第75頁/共92頁寄生優(yōu)化設(shè)計 晶體管漏極寄生電容優(yōu)化舉例 ROM位線上接有大量晶體管的漏極，ROM的位線電壓建立速度受到寄生電容限制地址位線第76頁/共92頁寄生優(yōu)化設(shè)計 Contact, via與其它

29、層的連接 Contact和via與其它層連接時存在接觸電阻和電流密度問題 一般采用多個最小孔并聯(lián)的方法來減小電阻和提高可通過電流 對于大面積的非金屬層，接觸孔的分布要均勻晶體管電源線電容第77頁/共92頁可靠性設(shè)計 避免天線效應(yīng) 防止Latch-Up 靜電放電ESD保護第78頁/共92頁可靠性設(shè)計 避免天線效應(yīng) 天線效應(yīng)： 當(dāng)大面積的金屬1直接與柵極相連，在金屬腐蝕過程中，其周圍聚集的離子會增加其電勢，進而使柵電壓增加，導(dǎo)致柵氧化層擊穿。 大面積的多晶硅也有可能出現(xiàn)天線效應(yīng)第79頁/共92頁一條條長長的金屬線或者多晶硅(polysilicon)等導(dǎo)體，就象是一根根天線，當(dāng)有游離的電荷時，這些“

30、天線”便會將它們收集起來，天線越長，收集的電荷也就越多，當(dāng)電荷足夠多時，就會放電。 IC現(xiàn)代工藝中經(jīng)常使用的一種方法是離子刻蝕（plasma etching），這種方法就是將物質(zhì)高度電離并保持一定的能量，然后將這種物質(zhì)刻蝕在晶圓上，從而形成某一層。理論上，打入晶圓的離子總的對外電性應(yīng)該是呈現(xiàn)中性的，也就是說正離子和負離子是成對出現(xiàn)，但在實際中，打入晶圓的離子并不成對，這樣，就產(chǎn)生了游離電荷。另外，離子注入（ion implanting）也可能導(dǎo)致電荷的聚集。可見，這種由工藝帶來的影響我們是無法徹底消除的，但是，這種影響卻是可以盡量減小的。第80頁/共92頁在CMOS工藝中，P型襯底是要接地的，

31、如果這些收集了電荷的導(dǎo)體和襯底間有電氣通路的話，那么這些電荷就會跑到襯底上去，將不會造成什么影響；如果這條通路不存在，這些電荷還是要放掉的，那么，在哪放電就會對哪里造成不可挽回的后果，一般來講，最容易遭到傷害的地方就是柵氧化層。通常情況下用“天線比率”（“antenna ratio”）來衡量一顆芯片能發(fā)生天線效應(yīng)的幾率。“天線比率”的定義是：構(gòu)成所謂“天線”的導(dǎo)體（一般是金屬）的面積與所相連的柵氧化層面積的比率。隨著工藝技術(shù)的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生天線效應(yīng)的可能性就越大，所以，在0.4um/DMSP/TMSP以上工藝，一般不大會考慮天線效應(yīng)。而采用0.4um以下的工藝

32、就不得不考慮這個問題了。 第81頁/共92頁 可通過插入二極管的方法來解決天線效應(yīng)，這樣當(dāng)金屬收集到電荷以后就通過二極管來放電，避免了對柵極的擊穿。 DMSPDouble Metal Single PolyTMSPThree Metal Single Poly layout時去除antenna方法：1.某根線發(fā)生天線效應(yīng)，在靠近gate地方斷開該線，用高一層或高幾層的連接線（一般為metal）做跳線連接。(由低到高層次順序一般為poly1-poly2-poly3-metal1-metal2-metal3)。 2.在靠近gate的地方在該線上加二極管，一般不推薦此種方法，且不能消除poly造成的antenna。第82頁/共92頁可靠性設(shè)計 避免天線效應(yīng) 避免措施： 減小連接?xùn)诺亩嗑Ш徒饘?面積，令其在所接?xùn)琶娣e的100倍以下； 采用第二層金屬過渡。第83頁/共92頁可靠性設(shè)計 Latch-Up效應(yīng) 在N阱CMOS電路中，存在寄生pnp和npn晶體管，以及N阱和襯底寄生電阻 寄生pnp、npn晶體管，以及它們的基極到電源和地的寄生電阻，有可能