AD9854中文數(shù)據(jù)手冊

1、AD9854特征 300M內部時鐘頻率 可進行頻移鍵控 （FSK）,二元相移鍵控（BPSK）,相移鍵控（PSK）,脈沖調頻（CHIRP ）, 振幅調制（ AM ）操作 正交的雙通道12位D/A轉換器 超高速比較器，3皮秒有效抖動偏差 外部動態(tài)特性：80 dB 無雜散動態(tài)范圍（ SFDR ） 100 MHz （ ±1 MHz） A OUT 4倍到20倍可編程基準時鐘乘法器 兩個48位可編程頻率寄存器 兩個14位可編程相位補償寄存器 12位振幅調制和可編程的通斷整形鍵控功能 單引腳FSK和BPSKa據(jù)輸入接口 PSK功能可由I/O接口實現(xiàn) 具有線性和非線性的脈沖調頻（FM CHIRB功能

2、，帶有引腳可控暫停功能 具有過渡FSK功能 在時鐘發(fā)生器模式下，有小于 25 ps RMS抖動偏差 可自動進行雙向頻率掃描 能夠對信號進行 sin（x）/x校正 簡易的控制接口：可配置為 10MHZ 串行接口， 2 線或 3線 SPI 兼容接口或100MHZ 8 位并行可編程接口 3.3V單電源供電 具有多路低功耗功能,單輸入或差分輸入時鐘 小型80腳LQFP封裝應用 便攜式頻率特性分析儀 可編程時鐘發(fā)生器 應用于雷達和掃頻系統(tǒng)的脈沖調頻信號源 測試和測量設備 商業(yè)和業(yè)余的射頻（RF）發(fā)射機概述AD9854 數(shù)字合成器是高集成度的器件，它采用先進的 DDS 技術，片內整合了兩路高速、高性能正交

3、D/A 轉換器通過數(shù)字化編程可以輸出 I、 Q 兩路合成信號。在高穩(wěn)定度時鐘的驅動下， AD9854 將產(chǎn)生一高穩(wěn)定的頻率、相位、幅度可編程的正弦和余弦信號，作為本振用于通信，雷達等方面。 AD9854 的 DDS 核具有 48 位的頻率分辨率（在 300M 系統(tǒng)時鐘下， 頻率分辨率可達1uHZ） 。輸出 17位相位截斷保證了良好的無雜散動態(tài)范圍指標。 AD9854允許輸出的信號頻率高達150MHZ ， 而數(shù)字調制輸出頻率可達100MHZ 。 通過內部高速比較器正弦波轉換為方波輸出，可用作方便的時鐘發(fā)生器。器件有兩個14 位相位寄存器和一個用作 BPSK 操作的引腳。對于高階的 PSK 調制，

4、可通過I/O 接口改變相位控制字實現(xiàn)。具有改進DDS結構的12位I和Q通道D/A轉換器可以提供較大的帶寬并有較好的窄帶無雜 散動態(tài)范圍（SFDR）。如果不使用 Q通道的正交功能，它還可以通過配置，由用戶編程控 制D/A轉換。當配置高速比較器時，12位D/A輸出的方波可以用來做時鐘發(fā)生器。它還有兩個12位數(shù)字正交可編程幅度調制器，和通斷整形鍵控功能，并有一個非常好的可控方波 輸出。同時脈沖調制功能在寬帶掃頻中也有重要應用。AD9854的300M系統(tǒng)時鐘可以通過4X和20X可編程控制電路由較低的外部基準時鐘得到。直接的 300M時鐘也可以通過單端 或差分輸入。AD9854還有單腳輸入的常規(guī) FSK

5、和改進的斜率FSK輸出。AD9854采用先 進白0 0.35微米COMS工藝在3.3V單電源供電的情況下提供強大的功能。AD9854采用節(jié)省空間的 80腳LQFP表面裝配封裝和改進散熱的 80腳LQFP封裝。 AD9854的引腳與AD9852的單頻信號發(fā)生器模式相兼容。 AD9854的特定操作允許溫度是 工業(yè)級范圍：-40到85攝氏度。引腳配置和功能描述告,工幺EE芝MnZHE 一JNLV ME. H £他:也制s kM把工LL-ys-Mud 口9VJ 口亡於 一28 JNLXJ SE uLiVJ畫回問 國 同臼日回間國I同根8孤川后可回回1叵1網(wǎng)面1口 T D6 D& 04

6、 D3 D7 D1 DC 小門口 6 g DGW GNDINCAS A41 hNDICATCRAD9B54top viewihot to sc*)A2A7 40 RF SET AiiSDO AC' SDlO 1*0 OO CLKAVDD AfihD NC hCDAC R 50" DACRP AVDD AGKOIO UT S lOUTi AVDD iqutTIOUT1 AQhDAChP Avon vikkVlkF AChD回兇國網(wǎng)回國因囤回回國四日回國回國回回£A< t-c> uw一二百口 ozc< £n<*芽1二-|文工* 二c工親

7、密HyL UZIaz.cL2 CSC 二uw 苣3 cm 口IslgH OHF' ；1jAP 2 *邛 廣:、:右：,；口：；口廣，門圖1管腳配置表1引腳功能描述表弓I腳號記述功能描述i to 8D7 to D0八位并行可編程數(shù)據(jù)輸入。只用于并行可編程模式。RD/CS9, 1025, 7：80),23, 24,F SK/E79SK/IhoDVDD連接數(shù)字電路電源輸入。正常情況下相對于模擬地和數(shù)字地的正向電 位是3.3V。11,128, 7：77, 7?, 26, 27,?, 75, 76, SHAPED KEDGND丫ING連接數(shù)字電路的回路地。與模擬地具有相同的電位。13, 3163

8、5, 57, 58,AVDDNC沒有內部連接。14 toAGNDA5 toA0可編程寄存器的六位地址輸入。僅用于并行可編程模式。引腳17(A2), 18 (A1), Pin 19 (A0)在選擇串行模式時還有第二功能，后面有具體描述。(17)VOUTVINPIOUT2A2/IORESET串行通信總線的I/O允許復位端，由于編程協(xié)議的不成熟而沒有應答信號產(chǎn)生。在這種方式下復位及不影響以前的編程設置也不影響表7中的默認編程設置。高電平時復位有效(18)IOUT2A1/SDO單向串行數(shù)據(jù)輸出端。應用于 3線串行通信模式中。(19)DACBPA0/SDIC雙向串行數(shù)據(jù)輸入/輸出端。應用于2線串行通信模

9、式中。20DAC RsetPLL FILTERI/O UD C；LK雙向I/O更新時鐘。方向的選擇在控制寄存器中設置。如果作為輸入端，時鐘上升沿將I/O端口緩沖器的內容傳送到可編程寄存器。 如果 作為輸出端(默認)，輸出一八個系統(tǒng)時鐘周期的單脈沖(由低到高)表示內部頻率更新已經(jīng)發(fā)生。21REFCLKWR/SCLIK寫并行數(shù)據(jù)到I/O端口寄存器。復用功能為 SCLK時，串行時鐘與串 行總線相結合，數(shù)據(jù)在時鐘上升沿鎖存。 當選擇并行模式時這個管腳 復用為WR功能。模式選擇在第 70腳(S/P選擇)。22REFCLKRD/CS從可編程寄存器中讀出并行數(shù)據(jù)。復用功能為CS時，片選端與串行可編程總線相結

10、合，低電平有效。當選擇并行模式時這個管腳復用為 RD功能。S/PSELECTMASTER RESET29FSK/BPSK/HOLD多功能復用弓1腳。其功能操作模式由可編程控制寄存器選擇。在FSK模式時，低電平選擇 F1,高電平選擇 F2o在BPSK模式時，低電平 選擇相位1,高電平選擇相位2。在CHIRP模式時，高電平使能HOLD 功能，保持當前頻率和停止后的狀態(tài)。將管腳電平置低可重起 CHIRP功能。30SHAPEDKEYING使用此管腳必須在可編程控制寄存器設置此功能。高電平時，在預先 設定的頻率下I和Q通道輸出從0上升到滿幅的信號。低電平時，在 預先設定的頻率下I和Q通道輸出從滿幅下降到

11、 0標度的信號。31,32,37,38,44,50,54,60,65AVDD連接模擬電路的電壓輸入。正常情況下保持對模擬地和數(shù)字地3.3V的正向壓降。33,34,39,40,41,45,46,47,53,59,62,66,67AGND連接模擬電路的回路地。與數(shù)字地具有相同的電位。36VOUT內部高速比較器同相輸出引腳。該引腳在負載50 ?的情況下驅動功率為10 dBm ,其輸出電平與 CMOS電平兼容。42VINP電壓正向輸入端。內部高速比較器的同相輸入端。43VINN電壓反向輸入端。內部高速比較器的倒相輸入端。48IOUT1I通道單極性電流輸出或余弦輸出。（參考圖3.）49IOUT1補充I通

12、道單極性電流輸出或余弦輸出。51IOUT2補充Q通道單極性電流輸出或正弦輸出。52IOUT2Q通道單極性電流輸出或正弦輸出。這種模擬輸出可以通過接收12位數(shù)據(jù)代替內部正弦數(shù)據(jù)，允許AD9854仿效AD9852的DAC功能。55DACBPI和Q DAC的公共旁路電容。接一個 0.01uF的電容到AVDD可以改 善諧波失真和雜散性。不接也可以 （會使SFDR降低）。56DAC RSET設置I和Q通道滿電流輸出的公共端。建立電阻為39.9/IOUT （輸出電流）。通常建立電阻在 8K （5mA）到2K （20mA）。61PLL FILTER為基準時鐘倍乘鎖相環(huán)路濾波器外部零位補償網(wǎng)絡提供連接。零位補

13、 償網(wǎng)絡由一個1.3 k?電阻和一個0.01 “F電容組成。網(wǎng)絡的另一端必 須連接模擬電源，并盡可能靠近第60腳。為了更好的抑制相位噪聲，通過在控制寄存器（1EH）設置旁路倍頻位，屏蔽掉基準時鐘乘法器。64DIFF CLKENABLE差分基準時鐘使能。該管腳高電平使能差分時鐘輸入，REFCLKA和REFCLKB （管腳 69 和 68）。68REFCLKA差分時鐘補償信號（180度相位）。當選定單端信號輸入模式用戶需要 把該管腳連接到高電平或低電平。它的輸入是和基準時鐘是相同的信 號電平。69REFCLKB單端基準時鐘輸入端 （要求CMOS邏輯電平）和差分輸入信號的一 端。在差分時鐘模式下，輸

14、入可以是 CMOS邏輯電平也可以是峰峰值 大于400mV ,中心直流電平約1.6V的方波或正弦波。70S/P SELECT選擇串行編程模式（低電平）和并行編程模式（高電平）。71MASTERRESET初始化串/并總線為用戶的編程做準備。 設置可編程寄存器為表 7中的 無操作默認狀態(tài)值。操作說明AD9854正交數(shù)字信號發(fā)生器是一款有著廣泛應用的非常靈活的器件。器件包括一個48位的相位累加器，可編程基準時鐘乘法器，反辛格濾波器，數(shù)字乘法器，兩個12位/300HZ數(shù)模轉換器，一個高速模擬比較器和內部邏輯電路。這款高度集成的器件可以用作本機震蕩發(fā)生器，靈活的時鐘發(fā)生器和FSK/BPSK調制器。Anal

15、og Devics股份有限公司的技術指南提供了關于器件功能模塊的操作說明。指南包 括利用DDS器件產(chǎn)生信號的技術描述并提供了適合多種數(shù)字化實體的基本應用。文件，關于數(shù)字信號發(fā)生器的技術指南在AD公司DDS網(wǎng)頁 DDS技術庫中提供。操作模式AD9854有5種可編程操作模式。為了選擇某一模式，必須對控制寄存器（并行操作地 址：1FH）中的3個相關位進行編程設置。具體描述在下表：表2.模式選擇表模式2模式1模式0結果000Single Tone001FSK010Ramped FSK011Chirp100BPSK在每種模式下都有許多功能不被允許。單信號模式（模式000）這是用戶復位之后的一種默認模式。

16、 也可以通過用戶編程使能這種模式。 相位累加器用 以產(chǎn)生信號的頻率， 它有48位有效值，取自頻率調整寄存器 1,它的默認值為0。保留寄存 器的默認值更能決定輸出信號的質量。用戶復位后，默認設置配置器件，輸出 0HZ, 0相位的信號。在上電復位時，在 I和Q 通道輸出的是一半滿幅電流的直流信號。這是默認模式的。幅度輸出。選擇幅度開關鍵控模式則需要更多細節(jié)的輸出幅度控制。若輸出用戶定義的信號需要對28個寄存器全部或部分進行編程。表35顯示了從默認0HZ到用戶定義輸出頻率的變化。和所有AD DDS器件一樣，頻率控制字有如下定義：FTW = （Desired Output Frequency2N ）/

17、SYSCLK式中：N相位累加器的資源（本器件48位）。Frequency 以 HZ 表示。FTW （頻率調整字）是一個定義數(shù)字。一旦定義數(shù)字選定，它必須轉換為內部的權重為1或0的48位串行二進制碼。建立的DAC輸出信號頻率范圍從直流到1/2系統(tǒng)時鐘。改變頻率時相位是連續(xù)的，這意味著新的頻率的相位取樣值參考之前輸出頻率的相位 取樣值。AD9854的I和Q通道輸出的信號總是保持90度的相位差。調整每個通道的輸出相位兩個14位相位寄存器并不是獨立的。換而言之，兩 DAC輸出通過相位補償互相影響。單信號模式允許用戶控制以下信號參數(shù)： 48位輸出頻率精度 12位輸出幅度精度- 固定的，用戶定義的幅度-

18、可變的，可編程幅度控制- 自動的，可編程，單引腳控制，幅度成型鍵控 14位輸出相位精度這些參數(shù)可以在100MHZ 并行速度下通過8 位并行端口或10MHZ 串行端口通過編程改變和調整。聯(lián)合這些屬性在單信號模式下可以實現(xiàn)FM ， AM ， PM ， FSK ， PSK 和 ASK 操作。AuNsnD 生u.COO (DEFAULT)DC00-1 (FSKNO RWP)0DCF10DCF2nMODETW1TW2IO UPDATE CLKFSK DATA (PISFigure %. Tmdkhoc” FSKModehOUroATECLKFSK OA-A (PIN 29)figure 37. Ranx

19、pedFSK ModeFigure 38 RanxpedFSK Mode無斜率FSK （模式001）當這種模式被選中，輸出的 DDS頻率是一個選擇頻率控制寄存器 1和2的函數(shù)，它的 輸出取決于29腳邏輯電平的高低。29腳為邏輯低電平時選擇 F1 （頻率控制字1,并行地址 為04H到09H）, 29腳為邏輯高電平時選擇 F2 （頻率控制字2,并行地址為0AH至U0FH）。 改變頻率相位連續(xù)，并且和FSK數(shù)據(jù)引腳內部一致。 但是，F(xiàn)SK數(shù)據(jù)信號和DAC輸出存在 線性時延。無斜率FSK ,是傳統(tǒng)FSK,它傳輸?shù)氖菙?shù)字信號，它在數(shù)字通信中有著重要作用。但 是它會影響RF發(fā)射機的使用帶寬，因此用斜率FS

20、K來改善使用帶寬。斜率FSK （模式010）這種FSK模式下，頻率從 F1到F2不是直接變化，而是通過掃頻和斜率形成。線性掃 頻和斜率形成可以很容易的自動完成，不過這都是許多設置中的一項。其它頻率傳輸?shù)脑O置，用戶可以配置增量控制寄存器，來編程控制掃頻間隔和掃頻速度。頻率斜率變化不管是線性還是非線性都會輸出許多介于F1和F2之間的頻率，而不僅是這兩個基本輸出。圖 37和38描述了一線性斜率 FSK信號的頻率輸出與時間的關系。需要注意，在斜率 FSK模式下，頻率步進字是要求編程設置的，它被用作雙作用的補足 值。須要注意的另一個問題是，最低頻率一定要放在頻率控制寄存器1中。斜率FSK通過同緩慢的、用

21、戶定義變化率的實時頻率來改善傳統(tǒng)FSK對帶寬的限制。輸出信號在F1和F2頻率點保持時間與其它實時點相同或稍大。與傳統(tǒng)FSK不同，斜率FSK要求:F1和F2分別存儲低頻率和高頻率，而不能任意。用戶必須通過編程來設定 DDSd的中間頻率變化的步進量 of C48位）和每一步所持續(xù)的 時間 T （20位）。另外，如果要想讓頻率輸出從 0開始變化必須先給 CLR ACC1位送一個正 脈沖。對于分段的非線性頻率傳輸，必須對影響輸出的寄存器進行編程設置。并行寄存器1AHex1CHex構成一個20位的斜率時鐘寄存器。它是一個減計數(shù)器，當 計數(shù)值為0時輸出一個脈沖信號。在 29腳的輸入電平?jīng)]有變化時計數(shù)器一直

22、有效。這個計 數(shù)器在系統(tǒng)時鐘下運彳T,最大頻率是 300MHZ。每兩個脈沖之間的時間周期用下式表示：（N+1） * （System Clock Period ）此處N是用戶編程設置的 20位斜率變化率。N的允許范圍是1到（2A20-1）。斜率變化時鐘決定頻率 F1和F2之間的實時頻率持續(xù) 時間。當頻率達到目標頻率時計數(shù)器自動停止，而 F1和F2兩頻率點的持續(xù)時間由 29腳輸 入的電平?jīng)Q定，電平的高低決定到達的頻率點的狀態(tài)。Ej n? 土文 t?OfdMm m of -Rtimped F5K 日nrtiipn圖39 FSK功能模塊圖并行寄存器10Hex15Hex構成一個48位的雙作用的斜率步進寄

23、存器。當接收到斜率變 化時鐘時，這個48位控制字被累加。此控制字被用來加或減到控制正弦或余弦輸出的相位步進的頻率控制字寄存器 F1或F2。在這種模式下，29腳的電平狀態(tài)決定輸出的頻率是增量或減量斜率。其頻率變化率是20位斜率變化寄存器的功能，一旦目標頻率到達，計數(shù)器將停止計數(shù)即頻率累加過程停止。一般來說，頻率步進字與頻率控制字相比是一個比較小的值，舉個例子，如果 F1和F2分別是1KHZ和13MHZ ,那么步進頻率字只有 25HZ。chi口口卜01Q(FWPEDFSK：iF*ik HATAmi孩收OLEBIT1； ：i' - r： Fi- ； - J7. d j-幽finAmpEFSX

24、M倒f?MORF COC FAULT)0 AEDFSK;FlragaXF2hC MPCiATELCLOCKFSK£磯“4 ? F陸3仃of計仃叫1加甲加呷印口門幅圖41顯示了，電平過早的變化使頻率的斜率變化翻轉，并且以相同的變化率返回原狀態(tài)?？刂萍拇嫫鳎↖FHex）中含有一個“三角形”位。在010模式下設置此位為高電平將會再頻率F1和F2之間進行三角形自動掃頻，而不會受29腳電平變化的影響，如圖 40。一旦這個位設置為1, 29腳的狀態(tài)將不會起作用。 這一功能需要設置頻率變化率和頻率步進字來 保證F1和F2之間的連續(xù)線性掃頻具有相同的持續(xù)時間。使用此功能，可以對直流到最大 輸出頻率之

25、間的自動掃頻。在斜率FSK模式下29腳的電平和“三角形”位的上升沿決定掃頻是從 F1或F2開始（如 圖42）。如果29腳電平是高電平而不是低電平，掃頻則從 F2開始而不是FK在F1和F2 之間的斜率變化時， 通過改變20位頻率變化控制字和頻率步進控制字， 可增加斜率FSK模 式的靈活性。結合多個線性斜率變化和各分段的不同斜率設置，可實現(xiàn)非線性的頻率變化。在不同的設置下，DDS的輸出頻率在Fl和F2之間以不同的方式變化，實現(xiàn)多種方式掃頻。脈沖調頻（模式011）“Chirp”也稱為“脈沖調頻” （Pulsed FM）。該模式下，輸出信號的頻率在指定的范圍 和精度上發(fā)生線性或非線性的變化，掃描方向可

26、以編程控制。該模式需要用戶通過“ HOLD狀態(tài)（29管腳高電平）控制停止頻率點，并控制頻掃停止后的狀態(tài)。Chirp模式是在指定的頻率范圍和頻率精度上，頻率可以是線性或非線性變化輸出，而且掃頻方向可控。在此模式中，大多數(shù) Chirp系統(tǒng)采用FM掃描方式，即FM Chirp模式， 分線性和非線性脈沖調頻兩種方式。先設置頻率控制字F1,然后設置頻率變化的步進量OF和每一步所持續(xù)的時間 T,最后使能更新實現(xiàn)脈沖調頻。如果OF為正（最高位為0）,頻率從F1向正方向掃描；4F為負（最高位為1）,則頻率從F1向負方向掃描。與 Ramped FSK模式相比，該模式需要用戶自己通過''HOLD&

27、quot; （P29高電平）控制停止頻率點，同時控 制停止后的狀態(tài)。一些復雜的跳頻功能在這個模式下可以實現(xiàn)。RrJW產(chǎn)金4二1小甲圖44脈沖FM模塊當AD9854工作在Chirp模式下時，基本編程步驟如下：（1）將初始頻率控制字 WFc寫入48位FTWI （Frequency Tuning Word 1）中。（2）將頻率步進量寫入 48位DFW （Delta Frequency Word）中。（3）將時間步進量寫入 20位RRC （Ramp Rate Clock）中。（4）更新脈沖，將數(shù)據(jù)送入 DDS核進行合成，輸出信號。在兩個互補 DWT中定義FM Chirp跳動的方向是有必要的。若果 48

28、位是DWT負的 （MSB是高），則頻率增量將會從 FTW1向負方向改變。若果 48位DWT字是正的（MSB 是低），則頻率增量將會向正方向改變。值得注意的是 FTW1僅僅是FM Chirp的開始點。這里沒有約束返回FTW1的要求，一旦FM Chirp產(chǎn)生，它將會在奈奎斯特帶寬（直流到系統(tǒng)時鐘1/2速率）自由跳動（在編程控制范圍下）。在FM Chirp模式中有兩個控制位可以利用，將會使能夠返回開始頻率FTW1 ,或返回到0HZ。首先，當CLR ACC1位（寄存器地址1F HEX）設置為高，48位頻率累加（ACC1 ） 的輸出被清除，在一個持續(xù)一個系統(tǒng)時鐘周期的retriggerable短脈沖后。

29、輸入到累加器的48位DWT字不影響CLR ACC1位。若果CLR ACC1位保持為高，單一短脈沖將會被釋放到 頻率累加器（ACC1）,在每一個I/O更新時鐘的上升沿，其作用是干擾當前的調頻，設置頻 率回到FTW1 ,以先前編程寫好的速率和變化的方向繼續(xù)該調頻。在該調頻模式中，清除頻 率累加器的輸出如圖19所示。如圖中所示的I/O更新時鐘，可以是使用者提供的或內部產(chǎn) 生的。在該數(shù)據(jù)庫中到處可以見到討論I/O更新的描述。另外，CLR ACC2控制位（寄存器地址 1F HEX）是用于清除頻率累加器和相位累加器 的。當該位設置為高，相位累加器的輸出將會從DDS中輸出0HZ。只要該位設置為高，頻率和相位

30、累加器將會被清除。從0HZ從新輸出。要從新回到先前的DDS操作，CLR ACC2必需設置為邏輯低，該位在脈沖產(chǎn)生FM中是非常之有用的。圖20表示作用于CLR ACC2位上的DDS輸出頻率。注意到寄存器被編程，當CLR ACC2 位是高允許新的FTW1頻率和斜升速率被生成。另一種功能，只用于調頻模式中，它就是 HOLD弓|腳，引腳29。該功能是停止進入斜 升速率計數(shù)器的時鐘信號。因此阻止任何更高時鐘脈沖進入頻率累加器，ACC1。其作用是保持調頻跳動在目前的頻率上面，在HOLD被拉高之前。當 HOLD引腳回到底電平，始終重新使用和調頻繼續(xù)進行。在HOLD條件期間，使用者可以改變寄存器的編程，然而，

31、斜升速率計數(shù)器必需重新操作在原來的速率直到計數(shù)器計數(shù)為0,也包含在以各新的斜升速率技術產(chǎn)生。圖21表示來HOLD功能在DDS輸出頻率的作用。(I - Ab/M/(MQQE 000( DEF MJLT1 )LOilFTW,*)r-PIM*)* EgUENCY Wc滋。OAiflP RATE)rRA RATEW UPDATE111nnCLR32位自動I/O更新計數(shù)器可以用于復雜結構的調頻或斜升FSK序列。由于該內部計數(shù)器是以AD9854系統(tǒng)時鐘合成的。它允許精確的時間編程改變被要求。在該情況下，僅僅要求使用者編寫想要的僅存器早于更新時鐘被產(chǎn)生。在調頻模式中， 中心頻率不是直接具體指定的，若用戶不能

32、控制調頻， DDS 將會在 DC（直流頻率） 到奈奎斯特范圍中自己選擇。 除非被用戶終止， 否則調頻將會持續(xù)到系統(tǒng)能有能力（也就是系統(tǒng)沒有電提供） 。當調頻的中心頻率達到后，有幾個問題自然的會產(chǎn)生：。在中心頻率停止使用HOLD引腳，或者寫全 0入頻率累加器DWT寄存器中。使用HOLD引腳功能停止調頻的跳動，用數(shù)字相乘器和Shaped Keying引腳，引腳30,或經(jīng)過可編程寄存器控制（地址21-24 HEX ） 。使用CLR ACC2位控制突發(fā)中斷傳輸。使用反方向，返回先前的頻率或另一個頻率點，中頻以線性或用戶直接方法繼續(xù)調頻。如果其與下行頻率有關，一個負極性的 48 位 DWT 位（ MSB

33、 設置為高1 ）必須寄存入寄存器地址 10-15 HEX 。 DWT 字的頻率減少步進要求MSB 設置為邏輯高電平。連續(xù)調頻由立刻返回到起點頻率（F1）鋸齒時期和重覆先前的調頻過程。這是 CLR ACC1控制位被使用的地方。 自動 , 重覆調頻可能被設定使用 32 位更新時鐘發(fā)出 CLR ACC1 指令在精確時間間隔時間。調整間隔時間或改變DWT 頻率字將改變調頻的范圍。這是新任在用戶平衡調頻期間和頻率決議達到適當?shù)念l率范圍。二進制相移鍵控（模式100）BPSK 模式 :與FSK 模式的控制方式相同,只是F1 為載波頻率,29 管腳選擇相位控制字P1（低電平）和 P2 （高電平） 中的相位作為

34、信號的相位輸出。此外，還要通過頻率寄存器對輸出信號的頻率進行控制。 實現(xiàn)過程為 : 先將載波頻率送頻率控制寄存器1， 然后將相位控制字送至相位控制寄存器1 和 2 ，再將 BPSK 的調制數(shù)據(jù)加載到 BPSK 端口，最后使能更新。當 AD9854 工作在 BPSK 模式下時，基本編程步驟如下：（1）將初始頻率控制字WFC 寫入 48 位 FTWI （Frequency Tuning Word 1） 中。（2）將兩個14位相位控制字分別送入相位調節(jié)寄存器P1和P2中。（3）將時間步進量寫入 20 位 RRC （Ramp Rate Clock） 中。（4）更新脈沖，將數(shù)據(jù)送入 DDS 核進行合成，

35、輸出信號。AD9854 的使用內部和外部更新時鐘這種更新時鐘功能占用一個I/O 引腳（ 20 腳）和一個32 位可編程減計數(shù)器。為使I/O寄存器的編程對DDS 操作有效必須在 20 腳送外部時鐘信號（由低電平到高電平變化 ）或使能內部的 32 位更新時鐘。當用戶選擇外部更新時鐘， 它的內部系統(tǒng)時鐘會防止局部的寄存器的編程變化影響數(shù)據(jù)的建立和有效時間。 這種模式可以讓用戶實現(xiàn)對編程信息使能的控制。 系統(tǒng)默認更新時鐘是內部更新， 為了切換為外部更新用戶必須將更新時鐘位設置為邏輯高電平。 內部更新模式時鐘自動產(chǎn)生，更新脈沖的時間由用戶來設置。內部更新時鐘的建立通過用戶對 32 位更新時鐘寄存器和時鐘

36、更新位的邏輯電平來設置。更新時鐘減計數(shù)器的操作是在系統(tǒng)時鐘的一半速率下進行的（最大為 150MHZ ） ，并且它是從 32 位二進制值開始減計數(shù)的。當計數(shù)值為 0 時，會在 IO 更新腳自動產(chǎn)生一個輸出，更新功能實現(xiàn)。在20 腳的內部和外部的更新時鐘，允許用戶通過設置更新時鐘速率來同步編程信息。更新脈沖的輸出時間為(N + 1) (System Clock Period x 2)其中，N是用戶編程設置的32位有效值。N的范圍是從1到(232- 1)的值。內部更新時鐘輸出 的脈沖會在20腳固定的持續(xù)8個時鐘周期的高電平時間。對更新時鐘寄存器的值設置為小于5個時鐘周期會讓IO更新腳持續(xù)輸出高電平，

37、時鐘更新功能仍然有效，但是用戶不能利用該信號來指示數(shù)據(jù)的傳輸。這是IO更新時鐘輸出時的最低高電平持續(xù)時間。通斷整形鍵控這一特征允許用戶對 I和Q通道輸出的信號進行時間一一幅度設置。這一功能在數(shù)據(jù) 的突變傳輸中用來減小對頻譜的限制，改善數(shù)據(jù)的傳輸。用戶必須在控制寄存器中將 OSKEN位置邏輯高電平來使能數(shù)字乘法器。否則如果OSK EN位為低電平，I和Q通道的輸出為滿幅的信號，數(shù)字乘法器的控制將被旁路掉。除了設置OSK EN位以外，第二功能位，OSKINT必須設置為高電平。邏輯高電平將選中內部的線性斜率增減控制功能。OSK INT設置為低電平控制開關將由原來的數(shù)字乘法器切換到12位可編程幅度寄存器

38、，輸出的幅度在任何模式下都可以動態(tài)的變化。最大輸出幅度是由 Rset電阻和OSK INT使能不可編程時決定的。AHHUPT Ch <OFF KEV INQZERO 3CALEFULL SCAI F5HAFFD 門即 GFF M FEN M圖49通斷整形鍵控輸出從零幅到滿幅的傳輸時間由用戶通過編程設置。傳輸時間由兩個固定成員和一個變量成員決定。變量是一個8位斜率計數(shù)器。這是一個減計數(shù)器，它的最大時鐘是系統(tǒng)的最大 時鐘(300MHz ),在計數(shù)值為零時，輸出一個脈沖。在脈沖的有效期間，將會發(fā)送一個12位計數(shù)值，它連接到一個12位數(shù)字乘法器。當數(shù)字乘法器的輸入值是0時，輸入信號與 0相乘，產(chǎn)生

39、一個零幅信號。當數(shù)字乘法器的輸入值是1時，輸入信號與4095/4096相乘，產(chǎn)生一個接近滿幅的信號。還有4094個分段的乘數(shù)，輸出的幅度由二進制數(shù)值決定。如果減計數(shù)值小于 3,則斜率計數(shù)器無效，因此數(shù)字乘法器輸出一個固定幅度的信號。這個停止條件可被用戶利用，來產(chǎn)生 OOK信號。最后，當OSK INT位設置為高電平時，改變 30腳的邏輯電平，實現(xiàn)整形鍵控，通過變 成可自動完成線性功能。30腳的邏輯高電平會有一個到滿幅的線性輸出并且一直保持直到邏輯電平變?yōu)榈停敵鰰苯抵亮惴?。I和Q通道輸出正弦和余弦輸出分別由I和Q通道輸出。它們的最大輸出值由 56腳的電阻決定，最大輸出 電流為20毫安。但是一般

40、都設置為10毫安輸出，這樣可以有較好的無雜散動態(tài)比。 設置輸 出電阻為Rset=39.93/ I out模數(shù)輸出的最大電壓范圍是-0.5V到+1.0V。電壓超出這個范圍會使波形失真，甚至損壞器件。模數(shù)輸出控制12位的Q通道輸出可重新配置為控制和輔助的模數(shù)輸出。模數(shù)控制輸出可給外部電路提供直流控制電平，也可輸出交流信號以及控制比較器輸出方波的占空比。當控制寄存器（并行地址為：1FH）中的SRC Q DAC位設置為邏輯高電平時， Q通道的模數(shù)輸入由內部的 12 位數(shù)據(jù)切換到外部輸入，輸入的是用戶設定的兩個12位比較數(shù)據(jù)。數(shù)據(jù)以最大 100MHz的速率通過并行或串行接口送入寄存器。此模數(shù)轉換的時鐘是

41、系統(tǒng)時鐘，每秒最多比較300M次，并且它和I通道具有相同的電流輸出能力。反SINC功能由正弦查詢表輸出的數(shù)據(jù)將直接輸入到逆sinc函數(shù)（Inverse SINC Function）濾波器。AD9854具有兩個逆sinc函數(shù)濾波器，能夠對信號進行sin （ x ）/ x校正，補償DAC輸出頻譜中固有的 sin （ x ） / x滾降（roll2off）效應，這種校正能夠保證寬帶信號如QPSK（四相制移相鍵控信號），在從DAC輸出時，幅度不會隨著頻率變化而產(chǎn)生突變。由逆 sinc函數(shù)濾波器輸出的信號將 會乘上1個衰減因子，然后再送入到 D/ A的轉換器。通過配置 I、Q支路AM調整寄存器， 用戶可

42、以設置這個衰減因子的大小，該寄存器為12Bit ,衰減因子的數(shù)值范圍是04095/ 4096 。例如，當AM調整寄存器設置為 200時衰減因子則為：200/ 4 096 。此外，當開/關成 形鍵控管腳（見圖2）被設置為1時,AM調整寄存器還可設定信號幅度由0到峰值的轉換時間。在數(shù)據(jù)突變傳輸情況下，該功能會有效緩解頻譜沖擊和數(shù)據(jù)突變給信號生成帶來的不利 影響。數(shù)字信號經(jīng)過生成、查表、濾波、衰減，最終送入到D/ A轉換器?；鶞蕰r鐘乘法器基準時鐘乘法器是一個允許用戶編程的，內置基于鎖相環(huán)（ PLL）的可編程參考時鐘 倍乘器，倍乘范圍為 4倍到20倍。使用該功能允許用戶僅僅輸入 15MHz的參考時鐘產(chǎn)

43、生 300MHz的內部系統(tǒng)時鐘。 如表2所示，在控制寄存器中1E HEX的5位數(shù)據(jù)控制倍頻器的 值。AD9854的參考時鐘功能能允許從外部時鐘源輸入的直接時鐘。AD9854的系統(tǒng)時鐘可以是參考時鐘倍頻器的輸出（如果被允許的前提下），也可以是參考時鐘輸入，REFCLK可以是single-ended或differented輸入，由弓I腳64 DIFF CLK ENABLE 的設置確定， 分別是低 或高電平控制。P5F:力07 口工0,11FHEQUFMIV hQFtrMLJZED TO SAWLE HATEE典* 嚇-o.sT與 -3.0 .辦 4 口圖51反辛格濾波器效果圖倍頻范圍位倍頻范圍位決

44、定通過倍頻之后的時鐘范圍。當倍頻位設定為高電平操作時鐘從200MHz到300MHZ （內部系統(tǒng)時鐘速率）。當倍頻位設定為低電平操作時鐘為200M以下。倍頻范圍 位改變鎖相環(huán)的參數(shù)來改善頻率范圍內的最佳相位噪聲。61腳，倍頻濾波該引腳提供連接到 PLL環(huán)路濾波器的外部 0補償網(wǎng)絡。0補償網(wǎng)絡由1.3 KC的電阻和 0.01uF的電容串聯(lián)組成。網(wǎng)絡的另一端應該盡可能近地連接到引腳60, AVDD。為了達到最佳的噪聲效果，始終倍頻器應該被分路，通過在控制寄存器IE地址中設置旁路倍頻位。差分時鐘使能這是一個可編程 PLL-based參考時鐘倍頻器，其允許用戶從 4倍到20倍間選擇整數(shù)倍 的時鐘。使用該

45、功能允許用戶僅僅輸入 15MHz的參考時鐘產(chǎn)生300MHz的內部系統(tǒng)時鐘。 如表出所示，在控制寄存器中 1E HEX的5位數(shù)據(jù)控制倍頻器的值。AD9854的參考時鐘功能能允許從外部時鐘源輸入的直接時鐘。AD9854的系統(tǒng)時鐘可以是參考時鐘倍頻器的輸出(如果被允許的前提下)，也可以是參考時鐘輸入，REFCLK可以是single-ended或differented輸入，由弓I腳64 DIFF CLK ENABLE 的設置確定。 分別是低 或高電平控制。對于信號單端車入方式，REFCLKB管腳接電源或地；對于差分輸入方式，輸入端信號可以是方波或正弦波，直流電平大約為1.6V,峰峰值大于0.4V。高速

46、比較器一一最優(yōu)化的最高速速度大于300MHZ的反復速率，低抖動，靈敏的輸入，built-in滯后，輸出最小為1皮法的電平，連接到 50歐姆的負載或 CMOS邏輯電平，連接到高阻抗 負載。比較起能從節(jié)電模式到受保護電壓之間分離。比較器使用于“時鐘發(fā)生器”的應用， 把DDS產(chǎn)生的濾波后的正弦波形變成方波。AD9854的編程AD9854的各寄存器列出在下表，包含各各功能的片內編程信息。很多應用要求很小的編程 規(guī)模去裝配AD9854 ,就可以使用了，實現(xiàn)功能了。但有一些要求用戶使用所有的12個寄存器入口地址。AD9854支持8位并行I/O操作或一位 SPI-compatible串行I/O操作。所有 入口寄存器能讀和寫，在每個I/O操作模式下。S/P選擇，引腳70,用于I/O模式選擇。若系統(tǒng)使用并行I/O模式，必須連接 S/P選擇引腳到 VDD。若系統(tǒng)操作在串行模式，必須連 接S/P選擇引腳到GND。不使用*II式，I/O 口數(shù)據(jù)寫入緩沖寄