第四章晶體管規(guī)則陣列設(shè)計(jì)技術(shù)

1、第四章 晶體管規(guī)則陣列設(shè)計(jì)技術(shù) VLSIC是高度復(fù)雜的集成系統(tǒng)，為保證設(shè)計(jì)的正確性和簡(jiǎn)化設(shè)計(jì)，避免由于在版圖設(shè)計(jì)過程中采用復(fù)雜結(jié)構(gòu)而引入不可靠因素，因此，在VLSI的設(shè)計(jì)技術(shù)中大量地采用規(guī)則結(jié)構(gòu)，晶體管規(guī)則陣列設(shè)計(jì)技術(shù)就是其中之一。在這個(gè)結(jié)構(gòu)中的基本單元就是MOS晶體管或MOS晶體管對(duì)（CMOS）。4.1 晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用唯讀存儲(chǔ)器ROM是最常用的晶體管規(guī)則陣列。它以晶體管的有無來確定存儲(chǔ)的信號(hào)是“0”或“1”。在人們通常的概念中，ROM僅僅是存儲(chǔ)器，實(shí)際上，它還是一個(gè)可以用于組合邏輯設(shè)計(jì)的技術(shù)，顯然，在ROM中的基本信息單元是晶體管。MOS結(jié)構(gòu)的ROM以其低功耗，結(jié)構(gòu)簡(jiǎn)單，單元占用

2、面積小等優(yōu)點(diǎn)，已成為目前ROM結(jié)構(gòu)的主流實(shí)現(xiàn)技術(shù)。 ROM的基本結(jié)構(gòu)由兩塊電路組成：地址譯碼電路和一個(gè)晶體管點(diǎn)陣。地址譯碼電路將n個(gè)輸入“翻譯”成N=2n條字線信號(hào)；晶體管點(diǎn)陣是一個(gè)N行M列的晶體管矩陣，M是輸出信號(hào)的位數(shù)，圖4.1是ROM結(jié)構(gòu)的示意圖。習(xí)慣上，人們所稱的ROM往往僅指晶體管點(diǎn)陣。 X1 X2 譯 0 碼 N×M陣列 器 Xn N-1 0 M-1 輸出選通控制 y1 y2 yM圖4.1 ROM結(jié)構(gòu)示意圖應(yīng)用比較普遍的MOS結(jié)構(gòu)的ROM，以NMOS和CMOS為主。它是利用MOS管的有、無或是否起作用來形成數(shù)據(jù)。如果將ROM的地址輸入被認(rèn)作為一塊邏輯電路的輸入，而將ROM

3、的輸出認(rèn)作為邏輯電路的輸出，這時(shí)，ROM就是一塊邏輯電路。如果說有差別，就輸出而言，普通的邏輯電路的輸出位數(shù)是任意的，存儲(chǔ)器的輸出往往是按字節(jié)（8bit）衡量。就n位的信號(hào)輸入而言，存儲(chǔ)器的字線N=2n根全都需要，普通的邏輯往往僅需要其中的一部分。有了這兩點(diǎn)基本認(rèn)識(shí)，只要將標(biāo)準(zhǔn)的ROM結(jié)構(gòu)加以變化，就可以實(shí)現(xiàn)我們所需的邏輯。當(dāng)然，基本的ROM結(jié)構(gòu)僅適用于組合邏輯電路，如果在ROM的輸出加上記憶單元和信息反饋，它同樣可以滿足時(shí)序邏輯的需要，實(shí)際上，人們也是這樣做的。有時(shí)，以ROM結(jié)構(gòu)實(shí)現(xiàn)的邏輯也被稱為查表邏輯。4.1.1 全NMOS結(jié)構(gòu)ROM NMOS ROM有許多種形式，主要分為靜態(tài)結(jié)構(gòu)和動(dòng)態(tài)

4、結(jié)構(gòu)。在靜態(tài)結(jié)構(gòu)中，以晶體管點(diǎn)陣的結(jié)構(gòu)進(jìn)行劃分，又可以分為或非結(jié)構(gòu)ROM和與非結(jié)構(gòu)ROM。 圖4.2的(a)圖和(b)圖分別給出了靜態(tài)全NMOS或非結(jié)構(gòu)的ROM和全NMOS與非結(jié)構(gòu)的ROM。圖中Ri代表經(jīng)譯碼輸出的字線，Ci為輸出信號(hào)線即位線。 或非結(jié)構(gòu)ROM的每一根位線上有若干NMOS管相并聯(lián)，這些NMOS管的柵極與字線相連，源極接地，漏極與位線相連，連接到某一根位線的所有增強(qiáng)型NMOS管和耗盡型NMOS負(fù)載管構(gòu)成了一個(gè)或非門。正常工作時(shí)，在所有的字線中，只有一根字線為高電平，其余字線都為低電平，即所謂的某個(gè)字被選中。這時(shí)，如果在某條位線上有NMOS管的柵極與該條字線相連接，則這個(gè)NMOS晶

5、體管將導(dǎo)通，這條位線就輸出低電平，如果沒有NMOS管連接，這條位線就輸出高電平。在每一根位線上，每次最多只有一個(gè)增強(qiáng)型NMOS管導(dǎo)通。正是因?yàn)槊恳晃惠敵鼍鶎?duì)應(yīng)一個(gè)或非門，所以，這種結(jié)構(gòu)被稱為或非結(jié)構(gòu)ROM。 與非結(jié)構(gòu)ROM的每一根位線是由若干相串聯(lián)的增強(qiáng)型NMOS管和耗盡型NMOS負(fù)載管構(gòu)成的與非門的輸出，這些相串聯(lián)的增強(qiáng)型NMOS管的柵連接到相應(yīng)的字線。正常工作時(shí)，在所有的字線中，只有一條字線為低電平，其余字線均為高電平。這樣，在每個(gè)與非門上，除了與字線相交的這一點(diǎn)外，其余的NMOS管均是導(dǎo)通的，而某根位線的輸出是高電平還是低電平取決于相交點(diǎn)上是否有NMOS管。如果有NMOS管，則這個(gè)NMO

6、S管將不導(dǎo)通(因?yàn)樗臇艠O接低電平)，使與非門輸出為高電平。如果沒有NMOS管，則表明這個(gè)與非門的所有NMOS管都已導(dǎo)通，其輸出必然是低電平。從圖上已可以看出，與非結(jié)構(gòu)ROM的字線不能很多，也就是輸入變量不能很多。所以，或非結(jié)構(gòu)的ROM是常用的MOS ROM結(jié)構(gòu)。與非結(jié)構(gòu)ROM的一個(gè)主要優(yōu)點(diǎn)是它的單位面積位密度比或非結(jié)構(gòu)ROM高。圖4.2 NMOS或非結(jié)構(gòu)ROM和與非結(jié)構(gòu)ROM我們可以很方便的寫出這兩塊ROM所表示的邏輯函數(shù)。對(duì)或非結(jié)構(gòu)ROM， 對(duì)與非結(jié)構(gòu)ROM，。靜態(tài)結(jié)構(gòu)的ROM由于采用了有比結(jié)構(gòu)，即輸出的低電平電壓值取決于耗盡型負(fù)載的導(dǎo)通電阻與增強(qiáng)型NMOS管的導(dǎo)通電阻的比值。為保證輸出低

7、電平達(dá)到要求，耗盡型負(fù)載的導(dǎo)通電阻比增強(qiáng)型NMOS要大得多。這就導(dǎo)致各位線上輸出高電平的上升時(shí)間遠(yuǎn)大于輸出低電平的下降時(shí)間，為在最終的輸出端得到相匹配的信號(hào)，只能以按上升時(shí)間的節(jié)拍進(jìn)行工作，使整個(gè)電路的工作速度下降。動(dòng)態(tài)結(jié)構(gòu)的ROM有效地解決了這個(gè)問題。動(dòng)態(tài)結(jié)構(gòu)ROM的陣列結(jié)構(gòu)和靜態(tài)幾乎無什么區(qū)別，主要區(qū)別在于負(fù)載的連接。圖4.3是一動(dòng)態(tài)或非結(jié)構(gòu)ROM。圖4.3 動(dòng)態(tài)或非結(jié)構(gòu)ROM動(dòng)態(tài)或非結(jié)構(gòu)ROM的工作過程被分為兩個(gè)節(jié)拍：預(yù)充電節(jié)拍和輸出節(jié)拍。在預(yù)充電節(jié)拍，1為高電平，2為低電平，負(fù)載管導(dǎo)通，其他NMOS管（通常稱為工作管）即使導(dǎo)通也沒有對(duì)地通路，這時(shí)電源通過負(fù)載管對(duì)位線進(jìn)行充電，使其全為高

8、電平。在輸出節(jié)拍，2為高電平，1為低電平，對(duì)地的通路打開，相應(yīng)位線字線交叉處有MOS管的位線信號(hào)從高電平通過導(dǎo)通的NMOS管放電到低電平，而無NMOS管的位線仍保持高電平。這種動(dòng)態(tài)結(jié)構(gòu)的優(yōu)點(diǎn)是速度快。動(dòng)態(tài)ROM結(jié)構(gòu)將譯碼和預(yù)充電放在同一節(jié)拍進(jìn)行，使上拉時(shí)間不計(jì)算在輸出時(shí)間內(nèi)，因此，提高了速度。動(dòng)態(tài)與非結(jié)構(gòu)ROM工作原理和或非結(jié)構(gòu)相似。由于動(dòng)態(tài)結(jié)構(gòu)ROM不會(huì)出現(xiàn)電源到地的直流通路，因此輸出信號(hào)的幅度不是負(fù)載管和工作管的分壓結(jié)果，那么，負(fù)載管和工作管的尺寸不再要考慮彼此的關(guān)系，而只要考慮各管的充放電速度。CMOS結(jié)構(gòu)的ROM和NMOS結(jié)構(gòu)ROM在晶體管點(diǎn)陣構(gòu)造上是相同的，主要的區(qū)別在于負(fù)載器件，C

9、MOS的ROM負(fù)載是PMOS晶體管，在靜態(tài)結(jié)構(gòu)中，所有PMOS管的柵極接地，即PMOS始終導(dǎo)通，在動(dòng)態(tài)結(jié)構(gòu)中，所有PMOS管的柵極接1，因?yàn)镻MOS和NMOS的閾值電壓極性相反，所以，可以將2與1合并。實(shí)際上，不論是NMOS的ROM還是CMOS的ROM，其負(fù)載管僅僅就是一個(gè)電阻。4.1.2 ROM版圖1. NMOS或非結(jié)構(gòu)ROM版圖對(duì)于或非結(jié)構(gòu)ROM可以有多種具體的設(shè)計(jì)方法，圖4.4是硅柵NMOS或非結(jié)構(gòu)ROM的局部版圖。圖4.4 硅柵NMOS或非結(jié)構(gòu)ROM局部版圖圖4.4的（a）圖所示的硅柵NMOS或非結(jié)構(gòu)ROM的版圖，以多晶硅條為字線（圖中水平線），以鋁線做位線（圖中豎直線），以N+擴(kuò)散區(qū)

10、做地線，并且地線間隔排列即采用共用地線結(jié)構(gòu)，在需要制作NMOS管的字線、位線交叉點(diǎn)處做一個(gè)N+擴(kuò)散區(qū)形成源漏，與水平硅柵構(gòu)成NMOS晶體管。(b)圖則顯示了另一種結(jié)構(gòu)的硅柵NMOS ROM，與（a）圖不同的是，它在所有的字線、位線交叉點(diǎn)都制作NMOS管圖形，然后利用離子注入的方法，在不需要NMOS管的地方，在多晶硅下預(yù)先注入硼離子，使此處的襯底表面P型雜質(zhì)濃度提高，使NMOS管的閾值電壓提高到大于電源電壓，這樣，字線上的信號(hào)不能使此處的NMOS管導(dǎo)通，從而該NMOS管不起作用，達(dá)到選擇的效果。值得注意的是，由于用擴(kuò)散區(qū)做地線，為防止擴(kuò)散電阻使地線的串聯(lián)電阻過大，ROM塊不能很大，對(duì)大容量ROM

11、應(yīng)分塊處理。2. NMOS與非結(jié)構(gòu)ROM版圖從或非結(jié)構(gòu)ROM版圖的圖形與工藝處理方法可以看出，對(duì)于并聯(lián)結(jié)構(gòu)是通過在字、位線交叉點(diǎn)不畫源漏圖形，或畫了圖形再將它“失效”的方法完成選擇。與非結(jié)構(gòu)ROM是如何處理的呢？圖4.5是硅柵NMOS與非結(jié)構(gòu)ROM的版圖與剖面示意圖。圖4.5 硅柵NMOS與非結(jié)構(gòu)ROM版圖與非結(jié)構(gòu)的ROM晶體管的選擇也采用離子注入的辦法，所不同的是離子注入的元素，或非結(jié)構(gòu)注入的是P型雜質(zhì)硼離子（圖4.4（b），使NMOS管在正常電壓下不能導(dǎo)通，這里注入的是N型雜質(zhì)磷或砷離子，作用是使注入處的NMOS管耗盡，達(dá)到源漏短路的目的。為什么不用金屬線短路源漏呢？因?yàn)橛媒饘倬€短路必須在

12、相關(guān)源漏處開孔，這將使面積增大。比較或非結(jié)構(gòu)ROM和與非結(jié)構(gòu)ROM，可以看到，與非結(jié)構(gòu)ROM的集成度要比或非結(jié)構(gòu)大得多。但因?yàn)榕c非結(jié)構(gòu)不能串聯(lián)太多的NMOS管（一般小于八個(gè)），因此，與非結(jié)構(gòu)ROM的規(guī)模受到限制，而或非結(jié)構(gòu)中并聯(lián)的晶體管數(shù)不受限制。通常采用分組相或的辦法構(gòu)造大規(guī)模的ROM，在每一組內(nèi)采用的是與非結(jié)構(gòu)ROM，然后再將各組的輸出相或，在每一根位線上還是只有一個(gè)負(fù)載管。 采用離子注入的方法確定晶體管的選擇的優(yōu)點(diǎn)是：結(jié)構(gòu)簡(jiǎn)單，對(duì)不同的數(shù)據(jù)或邏輯，只需一塊掩膜版就可以加以確定；保密性好，由于離子注入采用的是光刻膠保護(hù)，注入完畢后去除光刻膠，在硅片表面不留圖形痕跡。例題： 下表給出了一個(gè)用

13、ROM實(shí)現(xiàn)的組合電路的真值表，圖4.6是它的NMOS或非ROM結(jié)構(gòu)電路。四輸入四輸出組合邏輯真值表輸 入 輸 出0123456789101112131415Z11001000100011111Z20101000001010000Z31001000110111111Z40101010101010101圖4.6 ROM結(jié)構(gòu)電路圖 這個(gè)電路有四個(gè)輸入，對(duì)應(yīng)16條字線，有四個(gè)輸出，對(duì)應(yīng)四條位線。在字線、位線相交處有NMOS管(圖上打點(diǎn)處)的位線輸出是低電平。到目前為止，我們尚未討論譯碼器的設(shè)計(jì)，如果譯碼器非常復(fù)雜，那么，用ROM實(shí)現(xiàn)組合邏輯的意義就不大了?？梢韵胂?，地址譯碼器所對(duì)應(yīng)的字線輸出，實(shí)際上是

14、“與邏輯”輸出，所以，在前面介紹的與非結(jié)構(gòu)ROM就可以作為譯碼器的主體結(jié)構(gòu)。也可以通過適當(dāng)?shù)剡壿嬣D(zhuǎn)換，用或非結(jié)構(gòu)ROM構(gòu)造譯碼器。這表明用兩級(jí)晶體管點(diǎn)陣可以非常簡(jiǎn)單地實(shí)現(xiàn)組合邏輯設(shè)計(jì)。因?yàn)镽OM具有高度規(guī)則的結(jié)構(gòu)，對(duì)實(shí)現(xiàn)多輸入/多輸出且規(guī)模大的固定組合邏輯相對(duì)方便，甚至可以不做邏輯最小化化簡(jiǎn)。4.2 MOS晶體管開關(guān)邏輯MOS開關(guān)晶體管邏輯是建立在“傳輸晶體管”或“傳輸門”基礎(chǔ)上的邏輯結(jié)構(gòu)，所以又稱為傳輸晶體管邏輯。信號(hào)的傳輸是通過導(dǎo)通的MOS器件，從源傳到漏或從漏傳到源。這時(shí)的信號(hào)接受端的邏輯值將同時(shí)取決于信號(hào)的發(fā)送端和MOS器件柵極的邏輯值。4.2.1 開關(guān)邏輯1. 多路轉(zhuǎn)換開關(guān)MUX 在

15、微處理器和一些控制邏輯中廣泛使用的多路轉(zhuǎn)換開關(guān)是MOS開關(guān)的一個(gè)典型應(yīng)用，圖4.7給出了一個(gè)簡(jiǎn)單的NMOS四到一轉(zhuǎn)換開關(guān)的電路和它所對(duì)應(yīng)的轉(zhuǎn)換關(guān)系。BAZ00C001C110C211C3圖4.7 NMOS多路轉(zhuǎn)換開關(guān)在B，A信號(hào)的控制下，多路轉(zhuǎn)換開關(guān)完成不同通路的連接。寫成邏輯函數(shù)則為：圖4.8 CMOS多路轉(zhuǎn)換開關(guān)CMOS結(jié)構(gòu)的多路轉(zhuǎn)換開關(guān)如圖4.8所示，它克服了NMOS結(jié)構(gòu)所存在的傳輸高電平閾值電壓損耗和串聯(lián)電阻大的問題，但增加了晶體管數(shù)目。從圖中可以看到NMOS和PMOS的相對(duì)位置是互補(bǔ)的。除了采用標(biāo)準(zhǔn)CMOS結(jié)構(gòu)外，還可以通過邏輯電平提升電路解決NMOS傳輸高電平存在的閾值電壓損耗問題

16、，如圖4.9所示。圖4.9 帶有提升電路的多路轉(zhuǎn)換開關(guān)2. MUX邏輯應(yīng)用上面介紹的是MUX作為選擇開關(guān)的應(yīng)用，是將B和A當(dāng)作控制信號(hào)，而將C0C3當(dāng)作數(shù)據(jù)信號(hào)，如果反過來，仍是這個(gè)電路結(jié)構(gòu)，將C0C3當(dāng)作邏輯功能控制信號(hào)，B和A作為邏輯數(shù)據(jù)信號(hào)，我們可以得到一個(gè)非常有趣地邏輯結(jié)構(gòu)。序列C3C2C1C0邏 輯描 述000000禁止10001 或非2001030011倒相B4010050101Pnn倒相A60110異或70111與非81000與91001同或101010同相A111011121100同相B131101141110或1511111使能從上表我們可以看到，將C0C3進(jìn)行適當(dāng)?shù)木幋a，在

17、輸出端便得到了不同的邏輯函數(shù)。用簡(jiǎn)單的八只NMOS管和適當(dāng)?shù)男盘?hào)，我們可以完成一系列的邏輯操作。如果采用多組這樣的結(jié)構(gòu)，我們就可以進(jìn)行一系列多位并行邏輯運(yùn)算。雙極編碼來確定邏輯的方法并不復(fù)雜，在多路轉(zhuǎn)換開關(guān)中已經(jīng)存在了所有的與項(xiàng)，只要根據(jù)所需要的邏輯進(jìn)行與項(xiàng)組合即可。例如，我們需要構(gòu)造異或邏輯，那么，只要設(shè)定對(duì)應(yīng)和的C2、C1等于“1”，其他為“0”。實(shí)際上，所謂的編碼，只是對(duì)所有四個(gè)與項(xiàng)的取舍。在上表中，有些編碼的結(jié)果不能用標(biāo)準(zhǔn)的邏輯名稱與之對(duì)應(yīng)，但他們可能對(duì)應(yīng)了一種運(yùn)算模式。例如，對(duì)應(yīng)C3 C0=1011編碼，它可以定義為“對(duì)變量B取反后再和變量A相或”的運(yùn)算操作。當(dāng)然，同樣可以根據(jù)操作要

18、求來進(jìn)行編碼。編碼的位數(shù)取決于所定義的邏輯操作的多少。例如，需要定義10個(gè)操作，則編碼位數(shù)應(yīng)該大于4，因?yàn)?位編碼最多只能定義8種操作。另一方面，如果操作的變量（如A，B）數(shù)越多，則操作變化也就越多，所需要的編碼當(dāng)然也就越多。但是，操作變量的數(shù)目受到結(jié)構(gòu)的限制，在全NMOS開關(guān)的結(jié)構(gòu)中，由于NMOS管傳輸高電平存在閾值電壓損耗，所以不能串接過多的晶體管，否則，在傳輸高電平時(shí)，到達(dá)終點(diǎn)的信號(hào)已不再是高電平，這將導(dǎo)致邏輯混亂。在采用CMOS開關(guān)的MUX中，因?yàn)闆]有閾值電壓損耗，變量的數(shù)目可以多一些，但要考慮串聯(lián)電阻對(duì)速度的影響。4.2.2 棒狀圖 所謂的棒狀圖是一種版圖的描述形式，在棒狀圖中僅僅表

19、示了器件的相對(duì)位置以及所采用的基本結(jié)構(gòu)形式，并不描述器件版圖的具體形狀和尺寸，它特別適合于描述晶體管規(guī)則陣列這樣的版圖。 圖4.10給出了對(duì)應(yīng)圖4.7所示電路的兩種工藝的棒狀圖。（a）圖是采用離子注入技術(shù)將不需要的晶體管耗盡的結(jié)構(gòu)，在需要晶體管耗盡的多晶硅下預(yù)先離子注入磷或砷離子（通常注入砷離子），使該處的NMOS管的源漏短路。（b）圖是在做NMOS管的交叉點(diǎn)做一短條多晶硅，與N型源漏形成晶體管。第二種方法所引入的串聯(lián)電阻比第一種方法小，但圖形相對(duì)復(fù)雜。圖4.10 棒狀圖4.3 PLA及其拓展結(jié)構(gòu) 可編程邏輯陣列PLA也是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用兩級(jí)ROM形式構(gòu)造電路，其兩級(jí)ROM陣列

20、分別為“與平面”和“或平面”，這是源于大多數(shù)邏輯表達(dá)式采用“與-或”結(jié)構(gòu)。它不用譯碼電路而直接將輸入變量的原量和非量送入晶體管陣列，基本PLA結(jié)構(gòu)格局嚴(yán)謹(jǐn)，原始輸入只能從“與平面”進(jìn)入，輸出信號(hào)只能由“或平面”輸出。盡管現(xiàn)代的MOS結(jié)構(gòu)PLA的與、或平面結(jié)構(gòu)已發(fā)生了很大的變化，但其輸入、輸出位置仍遵循經(jīng)典的PLA規(guī)則。PLA與ROM的最大區(qū)別在于信號(hào)的處理方面完全不同。在ROM中，每次只有一根字線有效，PLA的ROM陣列中，每根信號(hào)線(接NMOS管柵，相對(duì)于字線)都同時(shí)有效。在PLA的每級(jí)ROM中的輸出(相當(dāng)于位線)都是和一個(gè)與非門或者或非門的所有輸入有關(guān)，而ROM陣列的位線只是和一個(gè)晶體管的

21、有無有關(guān)。所以，應(yīng)該說PLA更接近兩級(jí)門陣列。 目前比較常用的PLA是以MOS工藝為基礎(chǔ)的結(jié)構(gòu)。這里也僅介紹硅柵MOS結(jié)構(gòu)PLA的設(shè)計(jì)。實(shí)際的PLA結(jié)構(gòu)中，“與平面”并不是由“與門”陣列構(gòu)成，同樣的，“或平面”也不是“或門”陣列，其兩個(gè)“平面”的組合是以“或非-或非”或者“與非-與非”，或者其他變形結(jié)構(gòu)的陣列形式出現(xiàn)。這是因?yàn)橹谱髋c非門、或非門比與門、或門更容易。通常，在用PLA實(shí)現(xiàn)數(shù)字邏輯時(shí)，應(yīng)將邏輯表達(dá)式化為標(biāo)準(zhǔn)“與-或表達(dá)式”。這里，將以標(biāo)準(zhǔn)“與-或表達(dá)式”為基礎(chǔ)來討論各種結(jié)構(gòu)在實(shí)現(xiàn)邏輯時(shí)的對(duì)應(yīng)關(guān)系。4.3.1 “與非-與非”陣列結(jié)構(gòu) 任何一個(gè)“與-或表達(dá)式”在進(jìn)行邏輯變換時(shí)，都可以轉(zhuǎn)換

22、為“與非-與非”表達(dá)式，并且不需對(duì)原來的輸入變量加以處理，即如果某個(gè)變量原來是原量，轉(zhuǎn)換后還是原量，原來是非量的，轉(zhuǎn)換后還是非量。所以，可以根據(jù)“與-或表達(dá)式”直接構(gòu)造與非-與非結(jié)構(gòu)的PLA。圖4.11給出了二種“與非-與非”結(jié)構(gòu)PLA在實(shí)現(xiàn)下列邏輯函數(shù)時(shí)的電路圖。這兩種“與非-與非”結(jié)構(gòu)PLA的區(qū)別在于，(a)圖是有變量作用處才制作NMOS管，(b)圖是在通過預(yù)先離子注入N型雜質(zhì)(通常是砷)，使該管耗盡形成零柵壓通路，實(shí)現(xiàn)與非邏輯。圖4.11 “與非-與非”結(jié)構(gòu)PLA4.3.2 “或非-或非”陣列結(jié)構(gòu) 由于E/DNMOS或非門的輸入端數(shù)不受限制，“或非-或非”結(jié)構(gòu)的PLA比“與非-與非”結(jié)構(gòu)

23、的PLA應(yīng)用更為廣泛。比之“與非-與非”結(jié)構(gòu)，“或非-或非”結(jié)構(gòu)的速度快，版圖編程容易。硅柵NMOS的或非結(jié)構(gòu)版圖形式和前面介紹的硅柵ROM幾乎一樣，也有兩種基本形式（見圖4.4）。 和用“與非-與非”結(jié)構(gòu)實(shí)現(xiàn)邏輯所不同的是，在這里邏輯函數(shù)的輸入和輸出變量必須取反。這里以基本“與-或”平面的概念來討論這個(gè)問題。 對(duì)于“與平面”，如果用變量的非量代替它的原量輸入，則經(jīng)過或非門的“處理”，就得到了原量的與函數(shù)。 由此可見，當(dāng)用或非門實(shí)現(xiàn)與平面的功能的時(shí)候，輸入變量應(yīng)取反，即對(duì)原先邏輯函數(shù)中與項(xiàng)的各變量進(jìn)行取反操作。 對(duì)于“或平面”，如果將或非門輸出取反即得到“或平面”的功能。歸結(jié)起來，當(dāng)用“或非-

24、或非”結(jié)構(gòu)PLA實(shí)現(xiàn)邏輯電路時(shí)必須輸入取反、輸出取反。圖4.12是用“或非-或非”結(jié)構(gòu)PLA實(shí)現(xiàn)同樣函數(shù)的邏輯圖。由圖可以看出，在等效“與平面”，邏輯函數(shù)的每個(gè)與項(xiàng)對(duì)應(yīng)一個(gè)或非門，在等效“或平面”，每個(gè)輸出函數(shù)對(duì)應(yīng)一個(gè)或非門，設(shè)計(jì)起來十分簡(jiǎn)單。圖4.12 “或非-或非”結(jié)構(gòu)PLA 從已討論的內(nèi)容我們可以看到，PLA實(shí)際上更接近門陣列，它是介于ROM和門陣列之間的一種結(jié)構(gòu)。它是從ROM結(jié)構(gòu)演變而來，但又將與項(xiàng)和或項(xiàng)以門邏輯的形式實(shí)現(xiàn)邏輯操作。顯然，它不是標(biāo)準(zhǔn)ROM，因?yàn)镽OM在字、位線交叉點(diǎn)上，每次最多只有一個(gè)晶體管被選中。而PLA是所有信號(hào)線的集體動(dòng)作；它也不是門陣列，因?yàn)殚T陣列的陣列內(nèi)部單元

25、可以是任何邏輯門，而PLA在一個(gè)平面內(nèi)只能是一種結(jié)構(gòu)的門，同時(shí)，門陣列也不受輸入、輸出位置的限制。4.3.3 多級(jí)門陣列(MGA) MGA是在PLA基礎(chǔ)上變化而成的多級(jí)門結(jié)構(gòu)，雖然它被稱為門陣列，實(shí)際上它是多級(jí)PLA的組合，一個(gè)最明顯的標(biāo)志是它對(duì)輸入、輸出位置的限制。這里舉例說明它的結(jié)構(gòu)。圖4.13是一個(gè)組合邏輯用MGA實(shí)現(xiàn)的例子。這是一個(gè)完全由或非門和倒相器組成的邏輯。(a)圖是原始邏輯，當(dāng)用MGA構(gòu)造它時(shí)，需做適當(dāng)?shù)淖兓?。這個(gè)電路有兩個(gè)輸出端和一個(gè)輸出反饋到輸入的端子。以這三個(gè)端子劃分PLA，即每個(gè)輸出對(duì)應(yīng)一個(gè)小尺寸PLA，通過PLA級(jí)連構(gòu)成電路。 因?yàn)樵诿繅KPLA中，“與平面”只能外部輸

26、入，內(nèi)部輸出，“或平面”只能內(nèi)部輸入，外部輸出，因此，(b)圖對(duì)原圖做了一點(diǎn)變化，將邏輯分為六組，奇數(shù)組對(duì)應(yīng)“與平面”，偶數(shù)組對(duì)應(yīng)“或平面”。首先應(yīng)保證輸出點(diǎn)都在偶數(shù)級(jí)，如果有差異可通過添加倒相器及信號(hào)處理來滿足要求。(b)圖有兩處做了這樣的處理，即在門3的輸入Z處和門4的F1輸入處。(d)圖是三個(gè)PLA級(jí)連的結(jié)構(gòu)圖，為了說明問題，在這個(gè)圖上，所有的輸入端都設(shè)置了原量、非量，在實(shí)際設(shè)計(jì)時(shí)，如果不需要，可以根據(jù)情況進(jìn)行取舍。在這個(gè)圖上，門2的一個(gè)輸入是A端的反饋，與之對(duì)應(yīng)的NMOS管位于第三塊PLA的“與平面”，通過第一塊的“與平面”的輸出延伸，構(gòu)成或非門。這樣的設(shè)計(jì)避免了在陣列外用長(zhǎng)引線構(gòu)成反

27、饋。圖4.13 邏輯電路圖和MGA結(jié)構(gòu)圖 圖中，為簡(jiǎn)化圖形，采用了簡(jiǎn)化的NMOS管表示符號(hào)。柵源短接的是耗盡型NMOS管，其他為增強(qiáng)型NMOS管。 (c)圖是MGA的點(diǎn)線圖，從這個(gè)圖上可以清楚地看出，這個(gè)MGA是由三塊PLA實(shí)現(xiàn)的，并且可以看出PLA“與平面”輸出線的延伸情況。 PLA是一個(gè)比較“古老”的結(jié)構(gòu)，但由于它結(jié)構(gòu)規(guī)則，設(shè)計(jì)簡(jiǎn)單、靈活，常常被用于組合邏輯的設(shè)計(jì)。從ROM和PLA的基本結(jié)構(gòu)出發(fā)，經(jīng)過對(duì)它們的不斷修正，派生出許多形式的晶體管規(guī)則陣列形式，并被運(yùn)用到當(dāng)今的VLSI設(shè)計(jì)之中，由PLA的討論，我們還引出了一個(gè)重要的設(shè)計(jì)思想：門陣列。4.4 門陣列 門陣列設(shè)計(jì)技術(shù)徹底地解決了信號(hào)位

28、置的限制，它更符合我們的設(shè)計(jì)習(xí)慣，將一切的邏輯設(shè)計(jì)，不論是組合邏輯還是時(shí)序邏輯，均以門邏輯及其門邏輯構(gòu)成的功能塊進(jìn)行表述，電路規(guī)模不再以集成了多少晶體管進(jìn)行衡量，而是用集成了多少標(biāo)準(zhǔn)門進(jìn)行標(biāo)度。嚴(yán)格地講，門陣列不是一個(gè)邏輯實(shí)現(xiàn)的電路結(jié)構(gòu)，它是一種版圖形式。門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。門陣列版圖采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標(biāo)準(zhǔn)門定義的門單元，圖4.14是一個(gè)58個(gè)引腳、112標(biāo)準(zhǔn)門容量的門陣列示意圖，它的單元構(gòu)成14×8陣列，這是一個(gè)門陣列的早期版本，但這個(gè)圖最形象地說明了什么是門陣列。在實(shí)現(xiàn)具體電路時(shí)，門陣列中的單元結(jié)構(gòu)是可改變的，并不是機(jī)械的以標(biāo)準(zhǔn)門進(jìn)行連接，也就是說，

29、所謂的標(biāo)準(zhǔn)門是用于定義門陣列規(guī)模的參考。內(nèi)部單元可以根據(jù)具體電路，通過適當(dāng)?shù)倪B接使其成為“與非門”、“或非門”、“倒相器”、“傳輸門”或其他電路單元。門陣列技術(shù)是根據(jù)具體的邏輯，在一個(gè)兩維的平面上以基本單元為單位進(jìn)行布局，然后根據(jù)邏輯通過單元、單元行內(nèi)部連線和布線通道內(nèi)的連線，以及連接信號(hào)線至輸入/輸出單元完成設(shè)計(jì)。以現(xiàn)在被廣泛應(yīng)用的CMOS門陣列為例，它的規(guī)模是以標(biāo)準(zhǔn)兩輸入“與非門”或兩輸入“或非門”進(jìn)行定義，這樣的一個(gè)標(biāo)準(zhǔn)門有兩對(duì)MOS管：兩只PMOS和兩只NMOS，它也被稱為四管單元。比如說4000門規(guī)模，在門陣列的內(nèi)部就有16000只MOS管，這里并未計(jì)及I/O單元引入的晶體管數(shù)量。在

30、每個(gè)單元中的兩對(duì)管子通過適當(dāng)?shù)倪B接就可實(shí)現(xiàn)兩輸入“與非門”、“或非門”或“倒相器”、“傳輸門”的功能，也可與其他單元適當(dāng)連接實(shí)現(xiàn)多輸入的門電路功能。當(dāng)然，將門單元通過連接也可構(gòu)成時(shí)序邏輯。圖4.14 門陣列結(jié)構(gòu)示意圖 在單元行之間、單元行和I/O單元之間為布線通道。布線通道中排列著擴(kuò)散條或多晶硅條，在這些用作豎直走線的條上間隔的開了一些引線孔。門陣列的布線結(jié)構(gòu)采用水平布線和垂直布線嚴(yán)格分層的設(shè)計(jì)規(guī)則。即使是雙層金屬結(jié)構(gòu)，通常也是一層為水平布線，一層為垂直布線。當(dāng)采用雙層金屬布線以后，通道行的設(shè)置就不是那樣重要了。單元行和布線通道交替排列。輸入/輸出單元(I/O PAD)排列在陣列的四周，這些I

31、/O PAD通常可根據(jù)需要進(jìn)行布線，以實(shí)現(xiàn)輸入或輸出功能。門陣列分為固定門陣列和優(yōu)化門陣列。所謂固定門陣列是指門陣列芯片中陣列的行數(shù)、列數(shù)、每行的門數(shù)，以及四周的I/O單元數(shù)，等等均固定的結(jié)構(gòu)。優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度不完全相同，即每行的單元數(shù)有多有少，布線通道的容量不完全相同。這是因?yàn)閮?yōu)化門陣列結(jié)構(gòu)的門數(shù)是由待集成的電路的規(guī)模確定，沒有多余的單元，也沒有多余的水平布線道。但總體上，優(yōu)化門陣列還是行式結(jié)構(gòu)，它的設(shè)計(jì)仍然遵循門陣列的設(shè)計(jì)準(zhǔn)則。4.4.1 門陣列單元 門陣列實(shí)現(xiàn)有多種工藝技術(shù)，只要有TTL，ECL，CMOS等。CMOS門陣列，由于其單元結(jié)構(gòu)

32、簡(jiǎn)單，單元內(nèi)部連接以及單元與外部的通信容易實(shí)現(xiàn)等優(yōu)點(diǎn)，得到廣泛應(yīng)用。尤其是硅柵CMOS電路，除了硅柵MOS器件本身特性優(yōu)良外，由硅柵工藝制作的多晶硅跨接條使布線的靈活性大大提高。在VLSI技術(shù)中主要采用硅柵CMOS結(jié)構(gòu)的門陣列。下面將介紹CMOS門陣列的單元結(jié)構(gòu)及其應(yīng)用。 圖4.15是一種硅柵CMOS門陣列的單元和多晶硅橋的結(jié)構(gòu)圖，在實(shí)際的設(shè)計(jì)中，單元版圖是多種多樣的，但基本的結(jié)構(gòu)大致相同。圖4.15 硅柵CMOS門陣列單元和多晶硅橋結(jié)構(gòu) 這是一個(gè)P阱硅柵CMOS工藝結(jié)構(gòu)的門陣列版圖的局部，這個(gè)局部版圖不包括金屬布線圖形，根據(jù)所要實(shí)現(xiàn)的邏輯，在這個(gè)基本版圖上設(shè)計(jì)金屬連線即可。在門陣列單元中，所

33、有的NMOS晶體管的尺寸是相同的，所有的PMOS晶體管的尺寸也是相同的。為了說明布線通道，將規(guī)則的多晶硅橋也示于圖上。后續(xù)章節(jié)介紹的固定門陣列的結(jié)構(gòu)與此相同，對(duì)于優(yōu)化門陣列，多晶硅橋并不是這種規(guī)則結(jié)構(gòu)，而是不等間隔結(jié)構(gòu)，在需要跨接的地方才出現(xiàn)多晶硅橋，并且橋的長(zhǎng)度也由跨過的水平連線的多少確定。在門陣列單元中，為了適應(yīng)各種復(fù)雜的布線要求，在擴(kuò)散區(qū)和引線上開了許多的引線孔。將來在不需要引線的地方，這些引線孔將被一些小的金屬塊所覆蓋。在這些單元的基礎(chǔ)上，設(shè)計(jì)系統(tǒng)根據(jù)各種具體邏輯單元電路結(jié)構(gòu)，確定了一些基本的連接方法，作為數(shù)據(jù)庫(kù)存放在系統(tǒng)中。在實(shí)現(xiàn)具體的邏輯時(shí)，這部分的內(nèi)容是通過調(diào)用數(shù)據(jù)庫(kù)實(shí)現(xiàn)連接，集

34、成電路中的線網(wǎng)則是通過布線系統(tǒng)實(shí)現(xiàn)。圖4.16是用這種單元結(jié)構(gòu)實(shí)現(xiàn)邏輯門的電路和版圖例子。圖4.16 邏輯門電路和版圖圖上左面是一個(gè)兩輸入或非門加一個(gè)倒相器構(gòu)成的兩輸入或門，右面是一個(gè)兩輸入與非門。由于CMOS門電路非常簡(jiǎn)單，因此它的布線版圖構(gòu)成也十分簡(jiǎn)單。圖4.17是另一個(gè)布線的例子，它是常用的鎖存器的電路和版圖。圖4.17 鎖存器電路和版圖 由上述兩個(gè)例子可以看出CMOS門電路單元的版圖非常簡(jiǎn)單，非常適合計(jì)算機(jī)輔助設(shè)計(jì)。對(duì)于優(yōu)化門陣列，輸入或輸出信號(hào)的接入或引出，通常采用不規(guī)則長(zhǎng)度多晶硅條，或通過多晶硅柵實(shí)現(xiàn)。在上面給出的兩個(gè)圖上，清楚地說明了這種連接方式。由于硅柵MOS工藝提供了多晶硅材

35、料，通過氧化層的絕緣，鋁線可以直接在多晶硅上跨越，實(shí)現(xiàn)了雙層布線結(jié)構(gòu)，并且未增加任何附加工藝。為與雙層金屬布線結(jié)構(gòu)的概念相區(qū)別，這種結(jié)構(gòu)又稱為“一層半布線方式”。擴(kuò)散條做垂直布線的結(jié)構(gòu)也屬這一類。圖4.18是另一種P阱硅柵CMOS單元，這種結(jié)構(gòu)版圖相對(duì)復(fù)雜，但它的內(nèi)部連接或外部通信布線比較容易，尤其是右邊的四個(gè)MOS管采用交叉和分離結(jié)構(gòu)對(duì)構(gòu)成CMOS傳輸門特別方便，單元本身帶有的多晶硅橋使對(duì)單元外通信提供了便利。由此可見，單元的設(shè)計(jì)對(duì)布線是非常重要的。門陣列單元是門陣列的核心。每一種工藝技術(shù)，每一種單元結(jié)構(gòu)都是以一定的設(shè)計(jì)要求為出發(fā)點(diǎn)。就每種結(jié)構(gòu)自身而言，單元的設(shè)計(jì)應(yīng)力求簡(jiǎn)單，適應(yīng)性強(qiáng)，結(jié)構(gòu)規(guī)

36、則。圖4.18 另一種硅柵CMOS門陣列單元 以上的版圖僅僅是單元版圖，在CMOS門陣列中，單元的重復(fù)排列構(gòu)成了單元行，單元行的重復(fù)排列構(gòu)成了兩維陣列。4.4.2 整體結(jié)構(gòu)設(shè)計(jì)準(zhǔn)則 門陣列的芯片結(jié)構(gòu)，包括內(nèi)部陣列和外部I/O PAD單元。整體結(jié)構(gòu)的設(shè)計(jì)要遵循如下準(zhǔn)則：· 電源、地線必須用鋁引線，為了使電源和地線通達(dá)各個(gè)單元，它們應(yīng)設(shè)計(jì)成叉指形。電源、地線在各單元行的位置、寬度必須一致。· 采用垂直布線法，即水平方向用鋁線作為電源、地線和各單元間的連線。垂直方向用多晶硅條或擴(kuò)散條作為單元間通信。由于鋁線與多晶硅條或擴(kuò)散條可以互相跨越，因此它們可以共用同一個(gè)布線通道。·

37、; 采用“行式結(jié)構(gòu)”，即單元行和布線通道間隔排列，這種間隔便于CAD軟件實(shí)現(xiàn)自動(dòng)布局布線。· 用掩模版編程的I/O PAD單元或獨(dú)立的I/O單元位于芯片四周。 圖4.19說明了電源、地線的布線結(jié)構(gòu)，對(duì)于某個(gè)I/O PAD單元，也必須有電源和地線通達(dá)。圖4.19 電源、地布線準(zhǔn)則示意圖 不論是輸入還是輸出單元，在設(shè)計(jì)時(shí)電源和地線的位置必須是固定的，這樣做也是為了便于CAD系統(tǒng)的布線。 對(duì)于優(yōu)化門陣列結(jié)構(gòu)，在芯片每邊的I/O PAD數(shù)量并不要求一致，每邊多少I/O PAD，電源 、地的位置，在哪個(gè)位置安排什么引腳完全由設(shè)計(jì)者決定。 在以上幾條準(zhǔn)則的約定下，單元設(shè)計(jì)的基本外框結(jié)構(gòu)也就確定了

38、。對(duì)于不同的工藝、不同的應(yīng)用以及與發(fā)展階段相適應(yīng)，有不同的結(jié)構(gòu)。4.4.3 門陣列在VLSI設(shè)計(jì)中的應(yīng)用形式 門陣列是一種規(guī)則陣列形式的版圖，與前面介紹的晶體管規(guī)則陣列所不同的是，在前述的晶體管規(guī)則陣列中，版圖和電路形式是相關(guān)的，運(yùn)用什么樣的版圖必須有配套的電路設(shè)計(jì)方法，ROM、MOS開關(guān)邏輯、PLA及其拓展形式都是這樣。門陣列版圖對(duì)電路設(shè)計(jì)沒有嚴(yán)格的要求，可以完全按照人們習(xí)慣的設(shè)計(jì)方式構(gòu)造電路，不必考慮邏輯的表達(dá)式應(yīng)是什么形式。 門陣列在VLSI設(shè)計(jì)中的應(yīng)用有兩類三種主要的應(yīng)用形式：電路的完全實(shí)現(xiàn)形式，包括固定門陣列和優(yōu)化門陣列；電路的局部實(shí)現(xiàn)形式，即在系統(tǒng)中的某一部分電路采用門陣列結(jié)構(gòu)加以

39、實(shí)現(xiàn)。顯然，在第一類中，VLSIC完全采用門陣列技術(shù)實(shí)現(xiàn)設(shè)計(jì)，而第二類僅僅在VLSIC中的一部分電路采用了門陣列。1. 固定門陣列固定門陣列采用預(yù)加工技術(shù)，就是說，在工廠里預(yù)先就加工了一些規(guī)格化的門陣列母片，這些母片已完成了主要的工藝流程，母片上已沉積了金屬層。所謂固定就是固定大小、固定結(jié)構(gòu)、固定I/O數(shù)量的門陣列。固定大小就是對(duì)某一個(gè)預(yù)先制作的母片，它的門數(shù)是固定的，如500門、1000門、5000門，等等。固定結(jié)構(gòu)就是對(duì)預(yù)先制作的母片，它的結(jié)構(gòu)，如陣列有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。固定的I/O數(shù)量是指對(duì)預(yù)

40、先制作的母片，它的外圍I/O的數(shù)量、排列方式是固定的，電源、地線的位置也是固定的。 用固定門陣列實(shí)現(xiàn)VLSIC就是在母片的圖形基礎(chǔ)上進(jìn)行電路的安置。由于母片是規(guī)格化的，因此在實(shí)現(xiàn)布線時(shí)會(huì)出現(xiàn)多余的單元。這種浪費(fèi)是固定門陣列的主要缺點(diǎn)。固定門陣列的優(yōu)點(diǎn)是設(shè)計(jì)制作周期短。由于僅僅需要設(shè)計(jì)一到兩塊金屬掩模版，并且剩余加工工藝少，可以在12天內(nèi)完成，所以，用固定門陣列實(shí)現(xiàn)VLSIC的研制周期非常短。 雖然用固定門陣列實(shí)現(xiàn)VLSIC只需設(shè)計(jì)金屬掩模版圖，但這個(gè)掩模必須嚴(yán)格的與所選的母片相配套。母片的獲取有兩種途徑：一是由CAD軟件提供商推薦半導(dǎo)體公司所生產(chǎn)的，與CAD系統(tǒng)相匹配的母片，二是在有關(guān)半導(dǎo)體公

41、司或廠家定制母片。 從第一條途徑可以購(gòu)買到一定規(guī)格系列的母片，這里所指的規(guī)格包括兩個(gè)方面的參數(shù)，即速度參數(shù)和門的規(guī)模。與速度參數(shù)相關(guān)的是器件的尺寸，如MOS器件的最小溝道長(zhǎng)度、寬長(zhǎng)比等。門的規(guī)模的選擇應(yīng)根據(jù)實(shí)際需要。特別值得注意的是，購(gòu)買的母片必須是同一CAD系統(tǒng)設(shè)計(jì)的，而且，它們所采用的版圖幾何設(shè)計(jì)規(guī)則必須與自己的CAD系統(tǒng)所采用的幾何設(shè)計(jì)規(guī)則相一致，否則，所設(shè)計(jì)的金屬掩模將不能與母片相匹配。 以第二種途徑獲取的母片比較容易與后期的設(shè)計(jì)相匹配，這是因?yàn)槟钙徒饘傺谀Ｊ窃谕粋€(gè)CAD系統(tǒng)中設(shè)計(jì)，采用同一個(gè)幾何設(shè)計(jì)規(guī)則，并且通常整套掩模也是在同一制版系統(tǒng)中完成的。2. 優(yōu)化門陣列 優(yōu)化門陣列是一

42、種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同。這是因?yàn)閮?yōu)化門陣列結(jié)構(gòu)的門數(shù)是由待集成的電路的規(guī)模確定，沒有多余的單元，也沒有多余的水平布線道。但總體上，優(yōu)化門陣列還是行式結(jié)構(gòu)，它的設(shè)計(jì)仍然遵循門陣列的設(shè)計(jì)準(zhǔn)則。 在布線通道的設(shè)計(jì)上，優(yōu)化門陣列采用的是變寬度的設(shè)計(jì)，即每個(gè)布線通道的寬度不要求一致，根據(jù)水平布線的多少確定布線通道的寬度。在CAD系統(tǒng)實(shí)現(xiàn)優(yōu)化門陣列時(shí)，布局布線總是力圖使芯片的面積、總連線長(zhǎng)度最優(yōu)。布線以水平布線為主，垂直布線僅僅是一些交叉通道。3. 局部門陣列所謂局部門陣列就是將集成電路中的一部分用門陣列

43、結(jié)構(gòu)設(shè)計(jì)，顯然，它屬于優(yōu)化門陣列范疇。這樣的設(shè)計(jì)在許多大規(guī)模、超大規(guī)模集成中得到應(yīng)用，主要應(yīng)用于隨機(jī)邏輯的設(shè)計(jì)。有時(shí)，它是以往的設(shè)計(jì)調(diào)用，作為積木單元使用。 4.5 晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用晶體管規(guī)則陣列技術(shù)被廣泛地應(yīng)用在VLSI設(shè)計(jì)中，下面將舉例說明規(guī)則陣列的設(shè)計(jì)應(yīng)用。1 EPLD中的宏單元EPLD（Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場(chǎng)編程器件之一。它采用電編寫和電擦除的特殊MOS器件（E2PROM器件）作為晶體管規(guī)則陣列中的單元，實(shí)現(xiàn)現(xiàn)場(chǎng)編程，這里的編程是指在EPLD中構(gòu)造邏輯。 圖4.20是一個(gè)EPLD的宏單元結(jié)構(gòu)圖，從圖中可以

44、看出，宏單元由幾個(gè)主要部分組成：邏輯陣列，或-異或邏輯，轉(zhuǎn)換開關(guān)MUX，觸發(fā)器，輸出三態(tài)邏輯。 邏輯陣列主要由E2MOS晶體管構(gòu)成，在陣列中完成與邏輯，對(duì)應(yīng)三組不同的輸入源，有三塊邏輯陣列。自左向右的第一塊邏輯陣列的輸入來源于外部的原始輸入。第二塊的輸入信號(hào)來源于各宏單元的三態(tài)輸出（圖中僅畫出本級(jí)反饋，實(shí)際上，由于邏輯陣列中豎直方向上的信號(hào)線是貫穿的，各宏單元的三態(tài)輸出信號(hào)都會(huì)反饋到第二快邏輯陣列）。第三塊的輸入信號(hào)來源于各宏單元的輸出。這個(gè)輸出與三態(tài)輸出的不同之處在于它始終有效，當(dāng)三態(tài)輸出為高阻態(tài)時(shí)，信號(hào)實(shí)際上無效。將來自不同之處的信號(hào)相與構(gòu)成了一個(gè)個(gè)的與項(xiàng)輸出到或-異或邏輯，或者作為控制信號(hào)、時(shí)鐘信號(hào)輸出。簡(jiǎn)單的說，或-異或邏輯完成各與項(xiàng)的或操作或者或非操作。在這里，異或門擔(dān)任極性轉(zhuǎn)