模擬電路版圖設(shè)計(jì)方法與框架結(jié)構(gòu)畢業(yè)論文

1、1上海城市管理職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)（論文）分分 院院 人文與信息技術(shù)學(xué)院 專專 業(yè)業(yè) 應(yīng)用電子 班班 級(jí)級(jí) 11 應(yīng)用電子(1) 姓姓 名名 胡穆胡穆 學(xué)學(xué) 號(hào)號(hào) 110502003110502003 指導(dǎo)教師指導(dǎo)教師 崔玉美崔玉美 設(shè)計(jì)（論文）題目設(shè)計(jì)（論文）題目模擬電路版圖設(shè)計(jì)方法與框架結(jié)構(gòu)模擬電路版圖設(shè)計(jì)方法與框架結(jié)構(gòu)二二一三年三一三年三2摘摘要要集成電路的出現(xiàn)與發(fā)展徹底改變了人類的文明和人們的日常生活面目，比如：手機(jī)、U 盤、麥克風(fēng)、等等。集成電路是電子電路，它不不同于一般意義上的電子電路，它是把成千上萬的電子元件包括晶體管，電阻，電容甚至電感集成在微小的芯片上面，正是這種奇妙的設(shè)計(jì)和

2、制造方式使它為人類社會(huì)的進(jìn)步創(chuàng)造了空前絕后的奇跡，而使這種奇跡變?yōu)楝F(xiàn)實(shí)的是集成電路掩膜版圖設(shè)計(jì)。集成電路或稱微電路（microcircuit） 、 微芯片（microchip） 、芯片（chip）在電子學(xué)中是一種把電路（主要包括半導(dǎo)體裝置，也包括被動(dòng)元件等）小型化的方式，并通常制造在半導(dǎo)體晶圓表面上。 集成電路是相對(duì)分立器件組成的電路而言、把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成

3、本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。關(guān)鍵詞關(guān)鍵詞：版圖設(shè)計(jì)；設(shè)計(jì)規(guī)則；版圖驗(yàn)證；電阻，電容，二極管；3目目錄錄摘要 -2前言-4第一章了解版圖 -51.1 版圖意義-51.2 版圖定義-51.3 版圖的工具-61.4 版圖的設(shè)計(jì)流程-61.5 版圖組成部件 -61.6 了解工藝廠商 -6第二章模擬電路設(shè)計(jì)方法 -82.1 設(shè)計(jì)規(guī)則 -102.2 匹配規(guī)則 -82.3 寄生效應(yīng) -102.4 噪聲 -102.5 布局布線規(guī)則 -102.6 版圖驗(yàn)證 -8第三章版圖設(shè)計(jì)仿真 -83.1cadence 中的版圖例子 -83.2 封裝-8結(jié)論 -24參考文獻(xiàn)-25致謝 -254

4、前前 言言 集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間環(huán)節(jié)，是一個(gè)不可少的重要環(huán)節(jié)。通過集成電路的版圖設(shè)計(jì)，可以將立體的電路系統(tǒng)變?yōu)橐粋€(gè)二維的平面圖形，再經(jīng)過工藝加工還原于基于硅材料的立體結(jié)構(gòu)。集成電路版圖設(shè)計(jì)是一門技術(shù)，它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工藝制造方面的基礎(chǔ)知識(shí)。但它更需要設(shè)計(jì)者的創(chuàng)造性，空間想象力和耐性，需要設(shè)計(jì)者長期工作的經(jīng)驗(yàn)和知識(shí)的積累，需要設(shè)計(jì)者對(duì)日異月新的集成電路發(fā)展密切關(guān)注和探索。一個(gè)優(yōu)秀的版圖設(shè)計(jì)者對(duì)于開發(fā)超性能的集成電路是極其關(guān)鍵的。模擬集成電路主要是指由電容、電阻、晶體管等組成的模擬電路集成在一起用來處理模擬信號(hào)的集成電路。有許多的模擬集成電路，如運(yùn)算放大器、

5、模擬乘法器、鎖相環(huán)、電源管理芯片等。模擬集成電路的主要構(gòu)成電路有：放大器、濾波器、反饋電路、基準(zhǔn)源電路、開關(guān)電容電路等。與此相對(duì)應(yīng)的數(shù)字集成電路設(shè)計(jì)大部分是通過使用硬件描述語言在EDA 軟件的控制下自動(dòng)的綜合產(chǎn)生。模擬集成電路設(shè)計(jì)主要是通過有經(jīng)驗(yàn)的設(shè)計(jì)師進(jìn)行手動(dòng)的電路調(diào)試，模擬而得到。模擬集成電路是微電子技術(shù)的核心技術(shù)之一, 在國防科技、工業(yè)生產(chǎn)和日常生活中有著泛應(yīng)用 , 以集成電路為代表的微電子產(chǎn)業(yè)也進(jìn)入了一個(gè)前所未有的發(fā)展階段。模模擬擬集集成成電電路路 設(shè)設(shè)計(jì)計(jì)概概況況 模擬集成電路(IC)的開發(fā)設(shè)計(jì)存在兩個(gè)難點(diǎn):一是設(shè)計(jì)難，二是應(yīng)用難，模擬電路的設(shè)計(jì)技術(shù)需要解決的問題是：工藝與 EDA

6、的接口；系統(tǒng)級(jí)的模擬；熱設(shè)計(jì)問題；封裝引入的寄生問題；電路結(jié)構(gòu)的研究問題；EDA 工具問題。 模擬 IC 開發(fā)的第一個(gè)難點(diǎn)是設(shè)計(jì)難模擬電路設(shè)計(jì)難體現(xiàn)在模擬電路設(shè)計(jì)時(shí)，為了滿足其性能指標(biāo)的要求，需要采用千差萬別的結(jié)構(gòu)這造成模擬 IC 設(shè)計(jì)師在設(shè)計(jì)開始時(shí)、優(yōu)化選擇電路結(jié)構(gòu)需要花費(fèi)大量的時(shí)間。同時(shí)也要求一個(gè)模擬設(shè)計(jì)師具備好的電路修養(yǎng)。再就是，模擬 IC 的開發(fā)設(shè)計(jì)需要工藝提供更嚴(yán)格、更精確的接口如為了能設(shè)計(jì)出高性能的模擬電路，我們常常需要工藝提供有源、無源元件的匹配參數(shù)，以及工藝中的寄生參數(shù)而這些設(shè)計(jì)參數(shù)的獲得，其本身就是一個(gè)很困難的問題 模擬 IC 開發(fā)的另一個(gè)難點(diǎn)是應(yīng)用難。模擬電路在應(yīng)用中，為了

7、實(shí)現(xiàn)好的性能，需要設(shè)計(jì)許多匹配網(wǎng)絡(luò)、濾波網(wǎng)絡(luò)而這些網(wǎng)絡(luò)的設(shè)計(jì)本身是十分困難的。二是模擬電路在應(yīng)用時(shí)，要充分理解其指標(biāo)(而模擬 IC 的外圍電路指標(biāo)的定義、指標(biāo)的理解對(duì)于系統(tǒng)設(shè)計(jì)師來講也是十分困難的)。三是模擬(IC)的外圍元件復(fù)5雜四是模擬電路在應(yīng)用時(shí) PCB 的寄生問題遠(yuǎn)遠(yuǎn)比數(shù)字電路要復(fù)雜。集成電路開發(fā)，一直是相對(duì)一定工藝而言的模擬 IC 的開發(fā)更是依賴于工藝技術(shù)的發(fā)展在現(xiàn)今的模擬 IC 開發(fā)中。更多的還是采用雙極工藝。相對(duì)而言，雙極的模擬 IC 結(jié)構(gòu)較成熟。而對(duì)于現(xiàn)今的 CMOS 工藝來講，模擬電路的結(jié)構(gòu)還有待進(jìn)一步的開發(fā)和研究。但隨著 CMOS 工藝的發(fā)展，加上市場對(duì)低功率、低價(jià)格的要求

8、，采用 CMOS 開發(fā)的模擬電路將會(huì)逐漸增多。隨著現(xiàn)在通信市場的增長和有線轉(zhuǎn)移到無線的趨勢，通信系統(tǒng)中模擬 IC 的設(shè)計(jì)將越來越多。在通信模擬 IC 設(shè)計(jì)中我們將涉及到高頻、低噪聲、低電壓、低功率、大動(dòng)態(tài)工作范圍以及各種控制方案的設(shè)計(jì)技術(shù)：例如現(xiàn)在國際上的單片 GSM RF 集成電路(如西門子、富士通等公司)，內(nèi)部包括了完整的接收、發(fā)送部分射頻和中頻 PLL，采用了 wire 控制力一式實(shí)現(xiàn)頻綜，.AGC，電源管理的控制?，F(xiàn)在的模擬設(shè)計(jì)技術(shù)要完成這樣的設(shè)計(jì)還存在著以下困難：(1)怎樣解決好工藝與 EDA 的接口；(2)怎樣解決好系統(tǒng)級(jí)的模擬問題；(3)怎樣解決好電路的熱設(shè)計(jì)問題；(4)怎樣解決

9、好高頻封裝引入的寄生問題。由于以上四個(gè)問題沒有解決好，現(xiàn)在國際上的許多大公司的 RF 集成電路設(shè)計(jì)都還停留在依賴設(shè)計(jì)師的豐富經(jīng)驗(yàn)，采用多次投片的辦法來開展設(shè)計(jì)，采用的一般都是分塊設(shè)計(jì)技術(shù)，這造成了通信模擬開發(fā)周期長。 第一章了解版圖1.1 版圖意義集成電路掩膜版圖設(shè)計(jì)師實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、成本與功耗。 它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工藝制造方面的基本知識(shí)，設(shè)計(jì)出一套符合設(shè)計(jì)規(guī)則的“正確”版圖也許并不困難，但是設(shè)計(jì)出最大程度體現(xiàn)高性能、低功耗、低成本、能實(shí)際可靠工作的芯片版圖缺不是一朝一夕能學(xué)會(huì)的本事。1

10、.2 版圖定義什么是版圖？ 根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖，實(shí)現(xiàn) IC 設(shè)計(jì)的最終輸出。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)。隨著微電子技術(shù)的突飛猛進(jìn)，新技術(shù)、新工藝、新材料不斷涌現(xiàn)，設(shè)計(jì)方6法、設(shè)計(jì)手段、設(shè)計(jì)理念不斷更新，版圖設(shè)計(jì)已從單純的圖形設(shè)計(jì)發(fā)展為需要綜合考慮各方面因素的、復(fù)雜的設(shè)計(jì)問題。一個(gè)優(yōu)秀的版圖設(shè)計(jì)工程師不僅需要了解版圖設(shè)計(jì)的技術(shù)、技巧，還應(yīng)該對(duì)相關(guān)的電路系統(tǒng)問題、工藝問題以及一些重要的物理效應(yīng)有深刻的理解。 但是，集成電路版圖設(shè)計(jì)也確實(shí)是令設(shè)計(jì)者們感到困惑的一個(gè)

11、環(huán)節(jié)，我們常常感到版圖設(shè)計(jì)似乎沒有什么“規(guī)矩” ，設(shè)計(jì)的經(jīng)驗(yàn)性往往掩蓋了設(shè)計(jì)的科學(xué)性。即使是有多年版圖設(shè)計(jì)經(jīng)驗(yàn)的人有時(shí)也“說不清”為什么要這樣或那樣設(shè)計(jì)。在多年的科研與教學(xué)實(shí)踐中，我們感到版圖設(shè)計(jì)方面的問題是最令學(xué)生感到無所適從的問題之一。 集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間環(huán)節(jié)，是一個(gè)必不可少的重要環(huán)節(jié)。通過集成電路版圖設(shè)計(jì)，可以將立體的電路系統(tǒng)變?yōu)橐粋€(gè)二維的平面圖形，再經(jīng)過工藝加工還原為基于硅材料的立體結(jié)構(gòu)。因此，版圖設(shè)計(jì)是一個(gè)上承電路系統(tǒng)，下接集成電路芯片制造的中間橋梁，其重要性可見一斑。集成電路版圖定義：集成電路的版圖就是為集成電路制造所用的掩膜上的幾何圖形。集成電路版圖內(nèi)

12、涵：集成電路的版圖是集成電路設(shè)計(jì)到集成電路制造不可卻少的技術(shù)環(huán)節(jié)。1.3 版圖的工具- CadenceCadence 是一個(gè)大型的 EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC 設(shè)計(jì)、FPGA 設(shè)計(jì)和 PCB 板設(shè)計(jì)。其中 ASIC 設(shè)計(jì)者提供設(shè)計(jì)工具很多： 有數(shù)字系統(tǒng)模擬工具 Verilog-XL;電路視設(shè)計(jì)工具 Composer；布局布線工具 Preview；版圖驗(yàn)證工具 Dracula 等。特別是 Cadence 在仿真電路圖設(shè)計(jì)，自動(dòng)布局布線，版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢。與其它現(xiàn)代 EDA 工具一樣Cadence 設(shè)計(jì)平臺(tái)的系統(tǒng)結(jié)構(gòu)框架(Framework)是一

13、套配置和使用 EDA 軟件包的規(guī)范，該框架結(jié)構(gòu)遵守國際 CFI 組織(CAD Framework Initiative)制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)，能將來自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間在整個(gè)產(chǎn)品開發(fā)過程中實(shí)現(xiàn)信息的傳輸與共享，這是并行工作模式和“自頂向下”設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。VirtuosoCadence virtuoso 基于 linux 操作系統(tǒng)，主要包括電路系統(tǒng)設(shè)計(jì)工具和版圖設(shè)計(jì)工具。軟件啟動(dòng)后，會(huì)看到全局管理窗口CIW版圖的驗(yàn)證有兩種模式 DIVA 和 DRACULA，前者操作相對(duì)簡單，后者工作效率較高。7-Dra

14、cula Dracula 是美國 Cadence 公司的產(chǎn)品， 主要用于 LSIVLS的版圖驗(yàn)證，由以下幾個(gè)主要模塊組成： DRC DRC 是 Design Rule Check 的縮寫，用于檢查版圖的幾何尺寸是否滿足 IC 芯片制造過程中根據(jù)工藝確定的規(guī)則或約束條件，包括圖形的寬度、 圖形間的距離、圖形間的套準(zhǔn)間距等。 ERCERC 是 Electrical Rule Check 的縮寫，用于檢查版圖的連接是否違反電氣方面的規(guī)定，包括節(jié)點(diǎn)間的短路開路、有無浮空的節(jié)點(diǎn)或元器件等。 LVSLVS 是 Layout Versus Schematic 的縮寫，用于版圖和電路圖的一致性對(duì)照檢查，也就是

15、檢查版圖和電路圖在節(jié)點(diǎn)及其連接、元器件及其參數(shù)等方面是否匹配。作為 LVS 一部分的 LVL，用于檢查兩個(gè)版圖在節(jié)點(diǎn)及其連接、元器件及其參數(shù)等方面是否匹配；而作為 LVS 另一部分的 SVS，則用于檢查兩個(gè)電路網(wǎng)表在節(jié)點(diǎn)及其連接、元器件及其參數(shù)等方面是否匹配。Mentor-CalibreCalibreCalibre DRCDRC 簡介簡介目前，Calibre 工具已經(jīng)被眾多設(shè)計(jì)公司、單元庫和 IP 開發(fā)商、晶圓代工廠采用為深亞微米集成電路的物理驗(yàn)證工具。Calibre 具有先進(jìn)的分層次處理功能，是唯一能在提高驗(yàn)證速率的同時(shí)，可優(yōu)化重復(fù)設(shè)計(jì)層次化的物理驗(yàn)證工具。 Calibre DRC 用于版圖

16、的設(shè)計(jì)規(guī)則檢查，具有高效能、高容量和高精度，還具有足夠的彈性，即便是系統(tǒng)芯片包含有設(shè)計(jì)方法差異極大的模擬與數(shù)字電路，也可以方便地進(jìn)行驗(yàn)證。CalibreCalibre LVSLVS 簡介簡介 Calibre LVS 是一個(gè)出色的版圖與線路圖對(duì)比檢查工具，具有高效率、高準(zhǔn)確度和大容量等優(yōu)點(diǎn)。Calibre LVS 不僅可以對(duì)所有的“元件”進(jìn)行驗(yàn)證，而且還能在不影響性能的條件下，處理無效數(shù)據(jù)。1.4 版圖的設(shè)計(jì)流程 閱讀研究報(bào)告理解電路原理圖了解電路的作用熟悉電流路徑晶大小知道匹配器件明白電路中寄生，匹配，噪聲的產(chǎn)生及解決方案對(duì)版圖模塊進(jìn)行平面布局對(duì)整個(gè)版圖進(jìn)行平面布局熟練運(yùn)用 cadence 軟

17、件進(jìn)行版圖繪制8Esd 的保護(hù)設(shè)計(jì)進(jìn)行 drc 與 lvs 檢查整理整個(gè)過程中的信息時(shí)刻做記錄注意在設(shè)計(jì)過程中的交流1.5 版圖組成部件-、MOS 器件MOS 器件是四端器件，一種載流子導(dǎo)電，是電壓控制器件。MOS 器件的源和漏端在幾何上是等效的。MOS 器件分成 NMOS、PMOS 兩種器件MOS 管-反向器反相器是可以將輸入信號(hào)的相位反轉(zhuǎn)180度，這種電路應(yīng)用在摸擬電路，比如說音頻放大，時(shí)鐘振蕩器等。在電子線路設(shè)計(jì)中，經(jīng)常要用到反相器2、電阻 PMOS NMOSV VD DD DG GN ND DI IN NO OU UT T3 3u u/ /0 0. .1 18 8u u1 1u u/

18、/0 0. .1 18 8u u9 電阻器（Resistor）在日常生活中一般直接稱為電阻。是一個(gè)限流元件，將電阻接在電路中后，電阻器的阻值是固定的一般是兩個(gè)引腳，它可限制通過它所連支路的電流大小。阻值不能改變的稱為固定電阻器。阻值可變的稱為電位器或可變電阻器。理想的電阻器是線性的，即通過電阻器的瞬時(shí)電流與外加瞬時(shí)電壓成正比。用于分壓的可變電阻器。在裸露的電阻體上，緊壓著一至兩個(gè)可移金屬觸點(diǎn)。觸點(diǎn)位置確定電阻體任一端與觸點(diǎn)間的阻值。 如果一個(gè)電阻器的電阻值接近零歐姆（例如，兩個(gè)點(diǎn)之間的大截面導(dǎo)線） ，則該電阻器對(duì)電流沒有阻礙作用，串接這種電阻器的回路被短路，電流無限大。如果一個(gè)電阻器具有無限大

19、的或很大的電阻，則串接該電阻器的回路可看作開路，電流為零。工業(yè)中常用的電阻器介于兩種極端情況之間，它具有一定的電阻，可通過一定的電流，但電流不像短路時(shí)那樣大。電阻器的限流作用類似于接在兩根大直徑管子之間的小直徑管子限制水流量的作用。電阻在加工的過程中會(huì)有誤差，其主要的誤差來源： 加工與刻蝕會(huì)引起尺寸的不確定，你可能在圖上畫的是 5 微米，而歸加工后得到的是 4.5 微米。尺寸是上下波動(dòng)的，但有一個(gè)平均的公差，圖形尺寸是4.5，或者是 5.2，實(shí)際制造中會(huì)出現(xiàn)這樣的誤差，我們能承受的阻值變化量是多大，你是能否接受兩個(gè)彼此相鄰的電阻存在 20%的誤差。集成電路中任何材料都可以做電阻，但是盡管所有的

20、材料都可以做電阻，實(shí)際上由于各種原因，只有某些材料才被用到。例如多晶硅。一般不會(huì)用新的工藝步驟來做電阻，這樣會(huì)增加成本。方塊電阻測量方法： 用 poly 來做一個(gè)電阻，先做一個(gè)正方形，長，寬相等。通過在其兩端加電壓，測量電流的方法，可以得到它的阻值。 電阻連接：假設(shè)最后所得結(jié)果是 200ohms。接下來把這 2 塊用金屬線連在一起，那么可以得到 400ohms 加上連線阻值的測量結(jié)果。所有材料都有阻值，金屬也不例外，因此電阻的和會(huì)比 400ohms 大一些。 poly 電阻表現(xiàn)形式：它的電阻可以從材料的寬度和 2 個(gè)引線孔之間的距離來計(jì)算得到，這一部分電阻稱為體電阻3、電容電容，電容器的簡稱，

21、是電子設(shè)備中大量使用的電子元件之一，廣泛應(yīng)用于隔直、耦合、旁路、濾波、調(diào)諧回路、能量轉(zhuǎn)換、控制電路等方面。電容器是一種存儲(chǔ)電荷的器件。電容的溶質(zhì)由絕緣體的厚度，介電常數(shù)一級(jí)兩塊平板相互覆蓋部分的面積決定，其中介電常數(shù)是何亮絕緣體質(zhì)量的常數(shù)。在集成電路中，電容器室無時(shí)不在的，只要有一塊導(dǎo)電材料跨過另外一塊導(dǎo)電材料就會(huì)形成一個(gè)電容。電容式對(duì)頻率敏感的電阻，因此，電容器有時(shí)候被稱為去耦電容，或者有時(shí)候被稱為隔直電容耦合電容4、二極管10 二極管，電子元件當(dāng)中，一種具有兩個(gè)電極的裝置，只允許電流由單一方向流過。許多的使用是應(yīng)用其整流的功能。而變?nèi)荻O管（Varicap Diode）則用來當(dāng)作電子式的可

22、調(diào)電容器 大部分二極管所具備的電流方向性我們通常稱之為“整流（Rectifying） ”功能。二極管最普遍的功能就是只允許電流由單一方向通過（稱為順向偏壓） ，反向時(shí)阻斷 （稱為逆向偏壓） 。因此，二極管可以想成電子版的逆止閥。然而實(shí)際上二極管并不會(huì)表現(xiàn)出如此完美的開與關(guān)的方向性，而是較為復(fù)雜的非線性電子特征這是由特定類型的二極管技術(shù)決定的。二極管使用上除了用做開關(guān)的方式之外還有很多其他的功能 制備二極管最簡單的方法是在 p 型襯底中摻入一些 n 型雜之。然而，該結(jié)構(gòu)的可控性并不理想，因?yàn)?p 型襯底的摻雜濃度與 n 型的會(huì)不一致。如果注入的雜質(zhì)濃度合適，就可以制造出一個(gè)有用的二極管。在雙極型

23、晶體管中，二極管的選擇依賴于電路技術(shù)，可以利用雙極型晶體管作為二極管，這樣就不必像以前那樣用一大塊 p 型或者 n 型材料來構(gòu)成基本的二極管了。雙極性晶體管由兩個(gè)二級(jí)管組成，我們就可以把其中一個(gè)極進(jìn)行短接，那么就可以得到一個(gè)二極管了。5、雙極型晶體管由兩個(gè)背靠背 PN 結(jié)構(gòu)成的具有電流放大作用的晶體三極管，雙極型晶體管是一種電流控制器件，電子和空穴同時(shí)參與導(dǎo)電。同場效應(yīng)晶體管相比，雙極型晶體管開關(guān)速度慢，輸入阻抗小，功耗大。雙極型晶體管體積小、重量輕、耗電少、壽命長、可靠性高，已廣泛用于廣播、電視、通信、雷達(dá)、計(jì)算機(jī)、自控裝置、電子儀器、家用電器等領(lǐng)域，起放大、振蕩、開關(guān)等作用。晶體管：用不同

24、的摻雜方式在同一個(gè)硅片上制造出三個(gè)摻雜區(qū)域，并形成兩個(gè) PN 結(jié)，就構(gòu)成了晶體管.雙極型晶體管的工作原理雙極型晶體管的工作原理1.1.發(fā)射結(jié)正偏，集電結(jié)反偏時(shí)，為放大工作狀態(tài)；發(fā)射結(jié)正偏，集電結(jié)反偏時(shí)，為放大工作狀態(tài)；2.2.發(fā)射結(jié)正偏，集電結(jié)也正偏，為飽和工作狀態(tài)；、發(fā)射結(jié)正偏，集電結(jié)也正偏，為飽和工作狀態(tài)；、3.3.發(fā)射結(jié)反偏，集電結(jié)反偏時(shí)，為截止工作狀態(tài)；發(fā)射結(jié)反偏，集電結(jié)反偏時(shí)，為截止工作狀態(tài)；4.4.發(fā)射結(jié)反偏，集電結(jié)正偏時(shí)，為反向工作狀態(tài)；發(fā)射結(jié)反偏，集電結(jié)正偏時(shí)，為反向工作狀態(tài)；晶體管分類：NPN 型管和 PNP 型管六、電感電感是閉合回路的一種屬性，即當(dāng)通過閉合回路的電流改變時(shí)

25、，會(huì)出現(xiàn)電動(dòng)勢來抵抗電流的改變。這種電感稱為自感（self-inductance） ，是閉合回路自己本身的屬性。假設(shè)一個(gè)閉合回路的電流改變，由于感應(yīng)作用而產(chǎn)生電動(dòng)勢于另外一個(gè)閉合回路，這種電感稱為互感（mutual inductance） 。電生磁、磁生電，兩者相輔相成，總是隨同顯示。當(dāng)一根導(dǎo)線中擁有恒定電流流過時(shí)，總會(huì)在導(dǎo)線四周激起恒定的磁場。當(dāng)把這根導(dǎo)線都彎曲成為螺旋線圈時(shí)，應(yīng)用電磁感應(yīng)定律，就能斷定，螺旋線圈中發(fā)生了磁場。將這個(gè)螺旋線圈放在某個(gè)電流回路中，當(dāng)這個(gè)回路中的直流電變化時(shí)（如從小到大或許相11反） ，電感中的磁場也應(yīng)該會(huì)發(fā)生變化，變化的磁場會(huì)帶來變化的“新電流” ，由電磁感應(yīng)定

26、律，這個(gè)“新電流”一定和原來的直流電方向相反，從而在短時(shí)刻內(nèi)關(guān)于直流電的變化構(gòu)成一定的抵抗力。只是，一旦變化完成，電流穩(wěn)固上去，磁場也不再變化，便不再有任何障礙發(fā)生。1.6 了解工藝廠商了解工藝廠商SMIC -中芯國際CSMC 華潤上華 TSMC - 臺(tái)積電UMC - 臺(tái)聯(lián)電Winbond - 華邦先鋒宏力華虹 NEC比亞迪新進(jìn)廈門集順深圳方正無錫和艦 第二第二章章模擬電路設(shè)計(jì)方法模擬電路設(shè)計(jì)方法2.1 設(shè)計(jì)規(guī)則制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來的問題，盡可能地提高電路制備的成品率。 什么是版圖設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝

27、水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。以 為單位也叫做“規(guī)整格式” ：把大多數(shù)尺寸（覆蓋，出頭等等）約定為 的倍數(shù) 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸以微米為單位也叫做“自由格式” ：每個(gè)尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡化度不高 。 目前一般雙極集成電路的研制和生產(chǎn)，通常采

28、用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個(gè)被規(guī)定的尺寸之間，沒有必然的12比例關(guān)系。這種方法的好處是各尺寸可相對(duì)獨(dú)立地選擇，可以把每個(gè)尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，而不能按比例放大、縮小。 通常微米誰急規(guī)則給出一張適合用于給定工藝中所有掩模板的最小特征尺寸和間距的表，例如： 1m 工藝有 =0.5m。 1m 工藝進(jìn)步到 0.5m 時(shí)，只要定義 =0.25m。2.2 匹配規(guī)則一、匹配的重要性匹配是版圖設(shè)計(jì)中重要的技巧其中之一。匹配就意味著對(duì)稱，包括：器件對(duì)稱、布局布線對(duì)稱等等。簡單來說，對(duì)于兩個(gè)器件，它們周圍的環(huán)境是一致的，就可以說它們是匹配的，對(duì)

29、稱的。二、如何匹配1）需要匹配的器件盡量彼此挨近芯片不同 的地方工作環(huán)境不同，如溫度 2）需要匹配的器件方向應(yīng)相同 工藝刻蝕各向異性如對(duì) MOS 器件的影響3）選擇單位器件做匹配 如電阻電容，選一個(gè)中間值作為單位電阻（電容） ，串并得到其它電阻（電容）單位電阻電容彼此靠近方向相同放置，相對(duì)匹配精度較好4）叉指型結(jié)構(gòu)匹配 5）虛擬器件 使器件的中間部位與邊緣部位所處環(huán)境相同刻蝕時(shí)不會(huì)使器件自身不同部位不匹配6）保證對(duì)稱性 軸對(duì)稱的布局 四角交叉布局 緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響 連線時(shí)也要注意對(duì)稱性： 同一層金屬 同樣多的瞳孔 同樣長的金屬線 器件之間、模塊之間，盡量讓所有東西布局對(duì)稱7）

30、信號(hào)線匹配 差分信號(hào)線，彼此靠近，相同長度 寄生效應(yīng)相同，延遲時(shí)間常數(shù)相同，信號(hào)上升下降時(shí)間相同8）器件尺寸的選擇13 相同的寬度 尺寸大些 工藝刻蝕偏差所占的比例小些另外，由于不同方向上制造工藝的誤差，在屏幕上看似相同的圖形可能會(huì)有不同的實(shí)際尺寸。就 cmos 晶體管而言，對(duì)它影響最大的就是它的柵長和柵寬。在工藝中采用的某些刻蝕方法常常在一個(gè)方向上刻蝕得快些。這就是問題的所在，有一個(gè)器件被橫放著，這樣發(fā)生在一個(gè)晶體管寬度上的刻蝕無擦汗將會(huì)出現(xiàn)在另一個(gè)晶體管的長度上。在一個(gè)紡織方向不合適的器件上可能最終得到一個(gè)很怪的長度。例如，雖然最初畫的兩個(gè)器件的寬度是 20，在制造完畢后一個(gè)器件的寬度最終

31、為 19.8，而它搭檔的器件寬度則為 20.8.盡管它們都來自你的 cad工具中同一版圖庫中的同一器件，但是他們的特性仍會(huì)有很大差別。第一個(gè)簡單匹配的規(guī)則是搭檔器件相互靠近第一個(gè)簡單匹配的規(guī)則是搭檔器件相互靠近第二個(gè)注意周圍的器件對(duì)匹配器件的影響第二個(gè)注意周圍的器件對(duì)匹配器件的影響第三個(gè)則是新規(guī)則必然會(huì)隨之而來第三個(gè)則是新規(guī)則必然會(huì)隨之而來保持器件方向一致。這些在每天所畫的保持器件方向一致。這些在每天所畫的版圖中都會(huì)出現(xiàn)！版圖中都會(huì)出現(xiàn)！3、匹配器件1) 電阻的匹配在晶圓加工時(shí)，由于過度刻蝕和摻雜不均，會(huì)導(dǎo)致電阻阻值的失配。對(duì)于過度刻蝕，可以用 dummy device 的方法來避免，這里值得

32、提出的是，dummy 電阻也必須和其余的電阻，在寬度和間距上保持一致，這樣才能保證，電阻周圍的環(huán)境是一樣的。電阻的布局有兩種方式，一種是叉指式，另一種是中心對(duì)稱式，由于摻雜不均，導(dǎo)致在 X 軸上方塊電阻值的不同。因此對(duì)于匹配而言，中心對(duì)稱式是最佳的選擇。2)電容的匹配電容的版圖設(shè)計(jì)中匹配的考慮，類似于電阻中的匹配考慮。也要注意到氧化層的不均勻，和過度刻蝕的問題，解決的方法和電阻差不多3)另外的一種匹配就是虛設(shè)器件比如有一排電阻，它有兩個(gè)端是漏在外面，中間的則被這兩端夾住，在加工刻蝕的時(shí)候，種種會(huì)沒有什么影響，但是兩端的就有危險(xiǎn)了，因?yàn)閮啥说目涛g環(huán)境與中間的不一樣，它會(huì)被過刻蝕，如果要求這組電阻

33、的匹配精度的話，那么這樣是絕對(duì)不行的。能使所有部件刻蝕得一樣的一個(gè)簡單方法就是在兩端各加上一個(gè)虛設(shè)器件。我們并不是真的把這些加上的器件連接到電路中，就電路功能而言，這些額外加的器件最終一點(diǎn)用處都沒有。它們只是作為有用電阻的靠墊，以避免在兩端的過刻蝕。把虛設(shè)器件與其他電阻儀相同的間隔放置非常重要。同樣，所有電阻都應(yīng)當(dāng)間隔一直以保證它們所處的狀況一樣。一般是左右上下都設(shè)置虛設(shè)器件，這樣的情況會(huì)經(jīng)常出現(xiàn)，這取決于電路想要實(shí)現(xiàn)什么樣的功能和你需要什么樣的精度。14這一技術(shù)不只限于電阻，其他的也適用。4、匹配規(guī)則總結(jié)總結(jié)匹配規(guī)則：總結(jié)匹配規(guī)則：1.把需要匹配的器件相互靠近2.使器件保持同一個(gè)方向3.用虛

34、設(shè)器件把需要匹配的包圍起來4.使導(dǎo)線上的寄生參數(shù)匹配5.每一樣?xùn)|西都對(duì)稱6.使差分邏輯布線一致7.使器件寬度一致8.采用尺寸較大的器件9.總是與你的電路設(shè)計(jì)者交流10.注意鄰近的器件2.3 寄生效應(yīng)一、寄生的產(chǎn)生1）兩種材料之間會(huì)有寄生電容2）電流流過之處會(huì)有寄生電阻3）高頻電路導(dǎo)線具有寄生電感4）器件自身也有寄生效應(yīng)5）影響電路的速度，改變頻響特性二、電路的寄生可分類為：電容（最多） 、電阻、電感、PN 結(jié)、PNP、NPN1）寄生電容：在集成電路中沒有哪一部分的工藝是完美的。集成電路是有工藝層構(gòu)成的，一些金屬層在另一些金屬層上走線。一些晶體管挨著其他晶體管。晶體管都建立在襯底中。每當(dāng)你像這樣

35、引入兩種不同的材料，就會(huì) c 產(chǎn)生額外的電容。這樣，就好像我們要在這個(gè)電路的各個(gè)部分放上小電容似地。C=S/d解決方案：1、減小導(dǎo)線的長度 2、適當(dāng)選擇金屬層2）寄生電阻寄生電阻：一個(gè)集成電路通過導(dǎo)線，注入以及各種各樣的材料來傳送電流。無論你想讓電流流到哪里，你都要經(jīng)過傳送材料的電阻。因此你總會(huì)有不希望的寄生電阻存在。這樣就好像把一些很小的額外電阻放在了電路中。而且，寄生電阻跟寄生電容一樣，他們是無法擺脫的。這些以及其他的額外寄生參數(shù)就像是一些不希望有的實(shí)際部件。他嗎常常會(huì)減慢你電路的速度，該店電路的頻率響應(yīng)或者引起其他令人討厭的事情發(fā)生。當(dāng)設(shè)計(jì)人員開始設(shè)計(jì)時(shí)，他們必須考慮到這些寄生成分。I=

36、wIa(承受電流的能力）3）寄生電感 由電流產(chǎn)生感應(yīng)電廠產(chǎn)生感應(yīng)電流。處理方法 1、導(dǎo)線可以比預(yù)期的要寬 2、導(dǎo)線周圍騰出空間。15一直到現(xiàn)在，我們所涉及到的主要是位于襯底上元件的寄生參數(shù)?，F(xiàn)在我們看內(nèi)部?？纯次覀円r底中形成的器件。因?yàn)槟抢镆灿懈鞣N各樣的寄生參數(shù)。器件本身就具有寄生參數(shù)。器件本身就具有寄生參數(shù)?，F(xiàn)在來說一個(gè) cmos 晶體管，它是位于 n 阱中?？梢灾浪哂幸粋€(gè)由阱到襯底的電容，一個(gè)由柵到阱的電容，還有一大堆附加電容。當(dāng)源或漏上的電壓發(fā)生變化的時(shí)候，阱電容會(huì)使這一變化變慢。當(dāng)有一個(gè)電壓加到柵上時(shí)，柵電容會(huì)使它變慢。多晶硅的串聯(lián)電阻與柵電容一起形成了一個(gè) rc 時(shí)間常數(shù)，它會(huì)使

37、器件進(jìn)一步的變慢。我們可以用來減少 cmos 器件寄生參數(shù)的唯一技術(shù)就是減少多晶硅柵上的串聯(lián)電阻。任何其他內(nèi)部的器件寄生參數(shù)一個(gè)也沒有辦法改變。如果我們降低了柵上的串聯(lián)電阻，就降低了柵的 rc 時(shí)間常數(shù)，從而改善了器件的速度。我們可以通過把多晶硅分為多個(gè)手指形狀，然后用導(dǎo)線將他們并聯(lián)起來以降低電阻。這一久可以降低 rc 時(shí)間常數(shù)的 4 倍（一個(gè)分為兩個(gè)） 。2.4 噪聲噪聲在集成電路中是一個(gè)很大的問題，特別是當(dāng)你的電路是一個(gè)要接收某一很弱信號(hào)的非常敏感電路，而它又位于一個(gè)進(jìn)行著各種計(jì)算，控制邏輯和頻繁切換的電路旁邊的時(shí)候。我們必須特別注意我們的版圖和平面布局。在混合信號(hào)芯片上處理噪聲問題已經(jīng)變

38、得令人頭痛。由于模擬電路和數(shù)字電路時(shí)在不同的噪聲電平上工作，所以混合信號(hào)電路的噪聲問題最多。每當(dāng)數(shù)字邏輯中發(fā)生了什么事，就會(huì)產(chǎn)生一個(gè)電流脈沖，這個(gè)就是噪聲。它就像一道閃電，無論你在哪里調(diào)諧一個(gè) AM 頻道，只要附近打一個(gè)閃電，你就會(huì)在無線電中聽到噪聲。在一個(gè)芯片上也會(huì)發(fā)生同樣不斷的噪聲。數(shù)字邏輯的噪聲本質(zhì)上就非常大。在混合信號(hào)芯片中，你通常試圖接收一個(gè)模擬信號(hào)，比如一個(gè)射頻信號(hào)。這些信號(hào)很弱，很小，很純。人們在設(shè)計(jì)中加了很多放大器來放大這些微弱信號(hào)，但是也同時(shí)放大存在于該信號(hào)周圍的不需要的噪聲。噪聲可以毀掉一個(gè)芯片。1、噪聲的來源1.脈沖2.射頻信號(hào) 從發(fā)送端放大器模塊 有可能放大噪聲3.在數(shù)

39、?；旌想娐分性肼曌疃喽?、解決噪聲的方法（模塊）1.減小信號(hào)擺幅（電壓值）2.用一個(gè)大圈接地的襯底接觸（保護(hù)環(huán)）把電路圍起來3.時(shí)序安排錯(cuò)開噪聲電路4.模塊的布局：將噪聲模塊與安靜電路分開放置5.用導(dǎo)線方面來解決噪聲（同軸屏蔽）6 差分信號(hào)：驅(qū)動(dòng)端發(fā)送 2 個(gè)等值反向的信號(hào)，接收端比較 2 個(gè)信號(hào)的差值（A-B）來確定信號(hào)值。 它的特點(diǎn)抗干擾能力強(qiáng)，噪音被差分走線耦合，抑制 EMI，時(shí)序定位精準(zhǔn)。7.去耦供電軌線與層疊供電軌線有時(shí)候，你就是無法避免噪聲。因?yàn)樗鼈兪莾?nèi)在固有的，所以有些人在它們的供電軌線上放上一些大的去耦電容。這些電容的尺寸很大，信號(hào)的頻率越高，就越容易通過電容。所以如果你的電路模

40、塊中有一個(gè)很大的去耦電容接在16兩條供電軌線上，那么闖入供電軌線上的任何噪聲都會(huì)首先被吸收到接地線上，只有很少的噪聲能越過這個(gè)電容進(jìn)入電路。加入電源電容屬于電路設(shè)計(jì)問題，但這個(gè)直接影響到你的版圖，在你畫版圖的時(shí)候，盡量去跟電路設(shè)計(jì)者溝通，問問他們有沒有一些好的建議。有些人甚至可能會(huì)要求你把這些供電軌線層疊起來走線。根據(jù)你在工藝中可用金屬層的數(shù)目你也許可以把電源線和接地線交替排列，就像交叉手指一樣，但是他們產(chǎn)生了額外的小電容。這些小電容就在供電軌線之間形成了額外的去耦小電容。采用這樣的方法我們可以用小得多的空間來去耦供電軌線，我們不再需要在電路中插入一個(gè)大電容。雖然每一個(gè)本征電容很小，但是它們合

41、在一起就可以為我們的高頻噪聲提供一條相當(dāng)大的逃離路徑。具體是在上面加上一個(gè)去耦大電容還是用層疊的供電軌線要與你的電路設(shè)計(jì)者交流，讓他給出更好的建議。8.避開諧波干擾從頻率角度解決噪聲信號(hào)：基本頻率信號(hào)和諧波組成諧波：通常比原有信號(hào)弱且其頻率位于原有頻率的可預(yù)見倍數(shù)之上。2.5 布局布線規(guī)則1、layout 平面布局1、引線驅(qū)動(dòng)布局 PAD 壓焊塊：提供持續(xù)的電源引線用于連接壓焊塊中的信號(hào)到電路模塊中，引線位置是否合適直接影響引線位置是否合適直接影響到你平面布局的質(zhì)量和芯片版圖的難易程度。到你平面布局的質(zhì)量和芯片版圖的難易程度。這點(diǎn)非常重要，因此，我們在考慮這一點(diǎn)的時(shí)候應(yīng)該與電路設(shè)計(jì)者及這個(gè)團(tuán)隊(duì)

42、一起討論。這樣他們就能了解更多有關(guān)芯片功能和結(jié)構(gòu)的信息，并一起做出決定。引線問題直接影響你的工作。一個(gè)簡單的引線方案決定了我們應(yīng)當(dāng)如何布置我們的電源線以及其他網(wǎng)絡(luò)。一個(gè)好的引線安排可以減少寄生參數(shù)兵幫助版圖設(shè)計(jì)者畫出一個(gè)干凈利索的版圖。二、 模塊驅(qū)動(dòng)布局初步布局四周、(2)布線布局(其中注意：導(dǎo)線盡量短、導(dǎo)線避免交叉、導(dǎo)線不要在模塊上走線)、(3)引線布局安排模塊的位置和布置引線一樣是另一個(gè)應(yīng)當(dāng)盡早考慮的問題。模塊布置將幫助你了解如何在高層次上組合芯片以及可能遇到的各類問題。跟通常情況一樣，總是盡量使模塊之間的連線盡可能短，總是盡量避免在芯片上到處布線。如果可能，盡可能找到某種對(duì)稱布線。建立對(duì)

43、稱的版圖不僅能使芯片工作得更好，而且能減少你所必須的工作量。你只需要完成半個(gè)芯片的版圖，然后把它翻轉(zhuǎn)過來，另一半的一切即可以得到。每當(dāng)你設(shè)計(jì)了一個(gè)你喜歡的平面布局，你對(duì)信號(hào)應(yīng)當(dāng)從哪里進(jìn)出每一個(gè)模塊就會(huì)有一個(gè)粗略的概念。我們不能在沒有找到最佳的平面布局之前就不要盲目的開始布置控制模塊。你的平面布局是先從引線開始還是先從模塊開始，這個(gè)就要看情況而定了。你的平面布局是先從引線開始還是先從模塊開始，這個(gè)就要看情況而定了。如果你比較在意內(nèi)部模塊相互的聯(lián)絡(luò)，那么，每部安排將會(huì)決定你的引線位置。如果你比較在意內(nèi)部模塊相互的聯(lián)絡(luò)，那么，每部安排將會(huì)決定你的引線位置。如果你更擔(dān)心的是引線間如何相互作用，那么引線

44、就決定如何在內(nèi)部放置模塊。如果你更擔(dān)心的是引線間如何相互作用，那么引線就決定如何在內(nèi)部放置模塊。17定制一個(gè)號(hào)的引線方案和模塊布置方案是一個(gè)需要反復(fù)的過程。3、器件布局1、對(duì)稱性2、走線的方向 MET1/3（橫） met2（豎）3、標(biāo)準(zhǔn)單元的寬與高必須是 Pitch 的倍數(shù)，所有單元高度一直。4、Pin 的位置 (vdd gnd in out)、pin 的中心位置、pin 盡量在 pitch 的交叉點(diǎn)上5、尺寸規(guī)則4、信號(hào)驅(qū)動(dòng)布局平面布局要考慮的第三個(gè)問題就是高頻，射頻電路，是你的信號(hào)如何流向每一個(gè)模塊。對(duì)于某些芯片，你不必注意信號(hào)流的問題。然而，有的電路設(shè)計(jì)者會(huì)基于一個(gè)非常重要的原因非常細(xì)致

45、和詳細(xì)的安排好信號(hào)流。在這樣的情況下，移動(dòng)一個(gè)模塊可能會(huì)使整個(gè)芯片變得一文不值。對(duì)稱性事電路最重要的考慮因素。你有一個(gè)放大器驅(qū)動(dòng)兩個(gè)模塊，而且要有一條對(duì)稱的水平線穿過這個(gè)整體，你被告知不能移動(dòng)那些模塊。在這個(gè)特定情況下，你注意到該放大器的上面和下面有一些浪費(fèi)的空間，你可能會(huì)想到，我能不能把放大器向上移動(dòng)一點(diǎn)？然而，電路設(shè)計(jì)者就會(huì)說，這樣做電路就不對(duì)稱了。這個(gè)電路靠的就是來自放大器的信號(hào)在同一時(shí)間道道兩個(gè)輸出模塊。如果我們不能讓信號(hào)完全同步，這個(gè)電路就不能工作，因此必須對(duì)稱。這一問題說明版圖設(shè)計(jì)者受芯片功能的影響。這種情況下，是信號(hào)流而不是你的引線或者模塊尺寸決定你的平面布局。因此，你只能接受它

46、。在這里，我們已經(jīng)在決定平面布局時(shí)候上面是最重要的。在這里，我們已經(jīng)在決定平面布局時(shí)候上面是最重要的。1.1.輸入輸出引線布局輸入輸出引線布局2.2.模塊與模塊之間的布局模塊與模塊之間的布局3.3.某些特別的信號(hào)流的布局某些特別的信號(hào)流的布局在一些情況下，信號(hào)流的布局可能會(huì)影響引線以及模塊的布局。比如，一在一些情況下，信號(hào)流的布局可能會(huì)影響引線以及模塊的布局。比如，一個(gè)高頻信號(hào)，其連線安排根據(jù)對(duì)稱性已經(jīng)預(yù)先確定，它就決定了我們一部分的個(gè)高頻信號(hào)，其連線安排根據(jù)對(duì)稱性已經(jīng)預(yù)先確定，它就決定了我們一部分的平面布局。平面布局。 2.6 版圖驗(yàn)證在此之前，我們介紹過了多種版圖驗(yàn)證工具，其實(shí)我們主要運(yùn)用

47、 Drc 程序，它了解有關(guān)你工藝的所有必須的東西，它將著手仔細(xì)檢查你所布置的一切。如果設(shè)計(jì)規(guī)則文件寫得好，那么 drc 就能發(fā)現(xiàn)你版圖中哪怕最微小的錯(cuò)誤，你可以確保對(duì)硅片的布置時(shí)正確的而且多半具有功能。Drc 只是第一級(jí)檢查你的電路只做 drc 不出錯(cuò)不意味著它的連線就正確。因此我們還有 lvs版圖與電路圖對(duì)照。我們首先告訴 lvs 程序哪些工藝層組合生成一個(gè)晶體管，哪些組合生成電阻，電容等。然后 lvs 程序就能巡查你畫的版圖找出你的器件。Lvs 程序?qū)哪愕陌鎴D中提取出它認(rèn)為你所建立的東西并將它所提取的內(nèi)容與電路圖對(duì)比。Lvs 不僅能檢查布線和部件，還能確認(rèn)它們的值是否正確。Drc 和 lvs 程序非常成熟與精確。和 drc 過程一樣，lvs 也是一個(gè)反復(fù)的過程。版圖設(shè)計(jì)經(jīng)驗(yàn)總結(jié)：版圖設(shè)計(jì)經(jīng)驗(yàn)總結(jié)：181 查看捕捉點(diǎn)設(shè)置是否正確.08 工藝為 0.1,06 工藝為 0.05,05 工藝為 0.025. 2 Cell 名稱不能以數(shù)字開頭.否則無法做 DRACULA 檢查. 3 布