DDR系列基礎(chǔ)知識講解

1、DDR系列基礎(chǔ)知識講解目錄 DDR的種類 DDR的發(fā)展 名詞解析 DDR特性分析 圖形解析 DDR性能比較 DDR3基礎(chǔ)知識講解 DDR未來展望2011-7-18DDR的種類 DDR SDRAMDDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器； DDR2 SDRAM DDR2 SDRAM：Double-Data-Rate Two Synchronous Dynamic Random Access Memory，第二代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器； DDR3 SDRAMDD

2、R3 SDRAM：Double-Data-Rate Three Synchronous Dynamic Random Access Memory，第三代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器； DDR4 SDRAMDDR4 SDRAM：Double-Data-Rate Fourth Synchronous Dynamic Random Access Memory，第四代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器。2011-7-18DDR的發(fā)展三星公司制造出DDR系列的時間1997年DDR2001年DDR22005年DDR32011年DDR4DDR的發(fā)展SDRAMDDR的發(fā)展 DDRDDR的發(fā)展 DDR2DDR

3、的發(fā)展 DDR3DDR的發(fā)展 DDR4DDR的發(fā)展DDR SDRAM可在一個時鐘周期內(nèi)傳送兩次數(shù)據(jù)DDR的發(fā)展內(nèi)存核心頻率與數(shù)據(jù)傳輸率的比較DDR的發(fā)展DDR數(shù)據(jù)傳輸速度為系統(tǒng)鐘頻率的兩倍，能在選通脈沖的上升沿和下降沿傳輸數(shù)據(jù)DDR芯片和模塊標(biāo)準(zhǔn)名稱標(biāo)準(zhǔn)名稱I/O總線時總線時鐘頻率鐘頻率(MHz)周期（周期（ns）存儲器時鐘存儲器時鐘頻率頻率(MHz)數(shù)據(jù)速率數(shù)據(jù)速率(MT/s)傳輸方式傳輸方式模塊名稱模塊名稱極限傳輸率極限傳輸率(MIB/S)DDR-20010010100200并行傳輸PC-16001600DDR-2661337.5133266并行傳輸PC-21002100DDR-33316

4、66166333并行傳輸PC-27002700DDR-4002005200400并行傳輸PC-32003200DDR的發(fā)展DDR2的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的四倍DDR2芯片和模塊標(biāo)準(zhǔn)名稱標(biāo)準(zhǔn)名稱I/O總線總線時鐘頻率時鐘頻率(MHz)周期周期(ns)存儲器時存儲器時鐘頻率鐘頻率(MHz)數(shù)據(jù)速率數(shù)據(jù)速率(MT/s)傳輸方式傳輸方式模塊名稱模塊名稱極限傳輸極限傳輸率率(GIB/S)比特寬比特寬(bit)DDR2-40020010100400并行傳輸PC2-32003.264DDR2-5332667.5133533并行傳輸PC2-4200PC2-43004.364DDR2-6673336166

5、667并行傳輸PC2-5300PC2-54005.364DDR2-8004005200800并行傳輸PC2-64006.464DDR2-10665333.752661066并行傳輸PC2-85008.564DDR的發(fā)展DDR3的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的8倍DDR3芯片和模塊標(biāo)準(zhǔn)名稱標(biāo)準(zhǔn)名稱I/O總線時總線時鐘頻率鐘頻率(MHz) 周期周期(ns)存儲器時存儲器時鐘頻率鐘頻率(MHz) 數(shù)據(jù)速率數(shù)據(jù)速率(MT/s)傳輸方式傳輸方式模塊名稱模塊名稱極限傳輸極限傳輸率率(GIB/S) 比特寬比特寬(bit)DDR3-80040010100800并行傳輸PC3-64006.464DDR3-1066

6、53315/21331066并行傳輸PC3-85008.564DDR3-133366761661333并行傳輸PC3-1060010.664DDR3-160080052001600并行傳輸PC3-1280012.864DDR3-186693330/72331866并行傳輸PC3-1490014.964DDR3-2133106615/42662133并行傳輸PC3-1700017.064DDR的發(fā)展Samsung-DDR數(shù)據(jù)傳輸速率與供電電壓的走勢DDR的發(fā)展Samsung-DDR的帶寬與數(shù)據(jù)傳輸率上升軌跡名詞解析RAS：Row Address Strobe，行地址選通脈沖；CAS：Column

7、 Address Strobe，列地址選通脈沖；tRCD：RAS to CAS Delay，RAS至CAS延遲；CL：CAS Latency，CAS潛伏期（又稱讀取潛伏期），從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出的時間段；RL：Read Latency,讀取潛伏期；tAC：Access Time from CLK,時鐘觸發(fā)后的訪問時間，從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個時鐘上升沿開始到數(shù)據(jù)傳到I/O總線上止的這段時間；2011-7-18名詞解析tWR：Write Recovery Time,寫回，保證數(shù)據(jù)的可靠寫入而留出足夠的寫入/校正時間，被用來表明對同一個bank的最后有效操作到預(yù)充電

8、命令之間的時間量；BL：Burst Lengths,突發(fā)長度，突發(fā)是指在同一行中相鄰的存儲單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞剑B續(xù)傳輸所涉及到存儲單元（列）的數(shù)量就是突發(fā)長度(SDRAM)，在DDR SDRAM中指連續(xù)傳輸?shù)闹芷跀?shù)；Precharge：L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備打開新行的操作；tRP：Precharge command period，預(yù)充電有效周期，在發(fā)出預(yù)充電命令之后，要經(jīng)過一段時間才能允許發(fā)送RAS行有效命令打開新的工作行；名詞解析AL：Additive Latency，附加潛伏期（DDR2）；WL：Write Latency，寫入命令發(fā)出到第一筆數(shù)據(jù)輸入的潛伏期；tRAS:

9、Active to Precharge Command，行有效至預(yù)充電命令間隔周期；tDQSS：WRITE Command to the first corresponding rising edge of DQS，DQS相對于寫入命令的延遲時間；名詞解析邏輯邏輯BankBankSDRAM的內(nèi)部是一個存儲陣列，要想準(zhǔn)確地找到所需的存儲單元就先指定一個（row）,再指定一個列（Column）,這就是內(nèi)存芯片尋址的基本原理。L-Bank存儲陣列示意圖名詞解析芯片位寬芯片位寬SDRAM內(nèi)存芯片一次傳輸率的數(shù)據(jù)量就是芯片位寬，那么這個存儲單元的容量就是芯片的位寬（也是L-Bank的位寬）；存儲單元數(shù)量

10、=行數(shù)*列數(shù)（得到一個L-Bank的存儲單元數(shù)量）*L-Bank的數(shù)量也可用M*W的方式表示芯片的容量，M是該芯片中存儲單元的總數(shù)，單位是兆（英文簡寫M，精確值是1048576），W代表每個存儲單元的容量，也就是SDRAM芯片的位寬，單位是bit；DDR SDRAM內(nèi)部存儲單元容量是芯片位寬（芯片I/O口位寬）的一倍；DDR2 SDRAM內(nèi)部存儲單元容量是芯片位寬的四倍；DDR3 SDRAM內(nèi)部存儲單元容量是芯片位寬的八倍；DDR4 SDRAM內(nèi)部存儲單元容量是芯片位寬的八倍。特性分析存儲原理存儲原理存儲原理示意圖：行選與列選信號將使存儲電容與外界間的傳輸電路導(dǎo)通，從而可進(jìn)行放電（讀?。┡c充電

11、（寫入）。另外，圖中刷新放大器的設(shè)計并不固定，目前這一功能被并入讀出放大器（Sense Amplifier ,簡稱S-AMP）；特性分析DDRDDR延遲鎖定回路（DLL）的任務(wù)是根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實(shí)現(xiàn)與外部時鐘的同步；DLL有時鐘頻率測量法（CFM，Clock Frequency Measurement）和時鐘比較法（CC，Clock Comparator）；CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時鐘，這樣內(nèi)外時鐘正好就相差一個時鐘周期，從而實(shí)現(xiàn)同步。DLL就這樣反復(fù)測量反復(fù)控制延遲值，使內(nèi)部時鐘與外部時鐘保持同步。CFM式DLL工作示意圖特性分析DDR

12、DDRCC的方法則是比較內(nèi)外部時鐘的長短，如果內(nèi)部時鐘周期短了，就將所少的延遲加到下一個內(nèi)部時鐘周期，然后再與外部時鐘做比較，若是內(nèi)部時鐘周期長了，就將多出的延遲從下一個內(nèi)部時鐘刨除，如此往復(fù)，最終使內(nèi)外時鐘同步。CC式DLL工作示意圖特性分析CFM與CC各有優(yōu)缺點(diǎn)，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，如果測量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯下去。CC的優(yōu)點(diǎn)則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數(shù)據(jù)，不會涉及到后面的延遲修正，但它的修正時間要比CFM長。特性分析CK#起到觸發(fā)時鐘校準(zhǔn)的作用，由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期

13、的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因?yàn)闇囟?、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時預(yù)期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。特性分析在寫入時，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿，DQS是雙向信號，讀內(nèi)存時，由內(nèi)存產(chǎn)生DQS的沿和數(shù)據(jù)的沿對齊，寫入內(nèi)存時，由外部產(chǎn)生，DQS的中間對應(yīng)數(shù)據(jù)的沿，即此時DQS的沿對應(yīng)數(shù)據(jù)最穩(wěn)定的中間時刻；圖形解析SDRAMSDRAMSDRAM在開機(jī)時的初始化過程圖形解析SDRAMSDRAM行有效時序圖圖形解析SDRAM

14、SDRAM讀寫操作示意圖，讀取命令與列地址一塊發(fā)出（當(dāng)WE#為低電平是即為寫命令）圖形解析SDRAMSDRAM非突發(fā)連續(xù)讀取模式：不采用突發(fā)傳輸而是依次單獨(dú)尋址，此時可等效于BL=1，雖然可以讓數(shù)據(jù)是連續(xù)的傳輸，但每次都要發(fā)送列地址與命令信息，控制資源占用極大圖形解析SDRAMSDRAM突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，尋址與數(shù)據(jù)的讀取自動進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸圖形解析SDRAMSDRAM讀取時預(yù)充電時序圖：圖中設(shè)定：CL=2、BL=4、tRP=2。自動預(yù)充電時的開始時間與此圖一樣，只是沒有了單獨(dú)的預(yù)充電命令，并在發(fā)出讀取

15、命令時，A10地址線要設(shè)為高電平（允許自動預(yù)充電）?？梢娍刂坪妙A(yù)充電啟動時間很重要，它可以在讀取操作結(jié)束后立刻進(jìn)入新行的尋址，保證運(yùn)行效率。圖形解析SDRAMSDRAM讀取時數(shù)據(jù)掩碼操作，DQM在兩個周期后生效，突發(fā)周期的第二筆數(shù)據(jù)被取消圖形解析SDRAM寫入時數(shù)據(jù)掩碼操作，DQM立即生效，突發(fā)周期的第二筆數(shù)據(jù)被取消性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別1.速率與預(yù)取量DDR2的實(shí)際工作頻率是DDR的兩倍，DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4bit預(yù)期能力。2.封裝與電壓DDR封裝為TSOPII，DDR2封裝為FBGA；DDR的標(biāo)準(zhǔn)電壓為2.5V，DDR2的標(biāo)準(zhǔn)電壓為1.8V

16、。3.bit pre-fetchDDR為2bit pre-fetch,DDR2為4bit pre-fetch。4.新技術(shù)的引進(jìn)DDR2引入了OCD、ODT和POST（1）ODT：ODT是內(nèi)建核心的終結(jié)電阻，它的功能是讓DQS、RDQS、DQ和DM信號在終結(jié)電阻處消耗完，防止這些信號在電路上形成反射；性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別（2）Post CAS：它是為了提高DDR2內(nèi)存的利用效率而設(shè)定的；在沒有前置CAS功能時，對其他L-Bank的尋址操作可能會因當(dāng)前行的CAS命令占用地址線而延后，并使數(shù)據(jù)I/O總線出現(xiàn)空閑，當(dāng)使用前置CAS后，消除了命令沖突并使數(shù)據(jù)I/O總線的利

17、率提高。性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別（3）OCD（Off-Chip Driver）：離線驅(qū)動調(diào)整，DDR2通過OCD可以提高信號的完整性O(shè)CD的作用在于調(diào)整DQS與DQ之間的同步，以確保信號的完整與可靠性，OCD的主要用意在于調(diào)整I/O接口端的電壓，來補(bǔ)償上拉與下拉電阻值，目的是讓DQS與DQ數(shù)據(jù)信號間的偏差降低到最小。調(diào)校期間，分別測試DQS高電平和DQ高電平，與DQS低電平和DQ高電平時的同步情況，如果不滿足要求，則通過設(shè)定突發(fā)長度的地址線來傳送上拉/下拉電阻等級，直到測試合格才退出OCD操作。性能比較DDR3DDR3與與DDR2DDR2的區(qū)別的區(qū)別1. DDR2為

18、1.8V，DDR3為1.5V；2. DDR3采用CSP和FBGA封裝，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格；3. 邏輯Bank數(shù)量，DDR2有4Bank和8Bank，而DDR3的起始Bank8個；4. 突發(fā)長度，由于DDR3的預(yù)期為8bit,所以突發(fā)傳輸周期（BL，Burst Length）也固定位8，而對于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4-bitBurst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)

19、突發(fā)傳輸，屆時可通過A112位地址線來控制這一突發(fā)模式；5. 尋址時序（Timing）,DDR2的AL為04，DDR3為0、CL-1和CL-2，另外DDR3還增加了一個時序參數(shù)寫入延遲（CWD）；6. bit pre-fetch DDR2為4bit pre-fetch,DDR3為8bit pre-fetch;性能比較DDR3DDR3與與DDR2DDR2的區(qū)別的區(qū)別 7. 新增功能，ZQ是一個新增的引腳，在這個引腳上接有240歐姆的低公差參考電阻，新增裸露SRT（Self-Reflash Temperature）可編程化溫度控制存儲器時鐘頻率功能，新增PASR（PartialArray Self

20、-Refresh）局部Bank刷新的功能，可以說針對整個存儲器Bank做更有效的數(shù)據(jù)讀寫以達(dá)到省電功效；8. DDR3的參考電壓分成兩個，即為命令與地址信號服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效低提高系統(tǒng)數(shù)據(jù)總線的信噪等級；9. 點(diǎn)對點(diǎn)連接（point-to-point,p2p）,這是為了提高系統(tǒng)性能而進(jìn)行的重要改動。性能比較DDR4DDR4與與DDR3DDR3的區(qū)別的區(qū)別DDR3 DRAM與DDR4 DRAM的主要標(biāo)準(zhǔn)性能比較DDR4DDR4與與DDR3DDR3的區(qū)別的區(qū)別DDR3 DRAM向DDR4 SDRAM的移行日程DDR3基礎(chǔ)知識講解DDR3基礎(chǔ)知識講解Burst Length為固定的BC4和BL8，它們在“on the fly”能夠和讀命令或者寫命令通過A12/BC引腳進(jìn)行選擇。DDR3基礎(chǔ)知識講解RL為總的讀取潛伏期，其被定義為Additive Latency(AL)+CAS Latency(CL);CAS Latency為讀取潛伏，為內(nèi)部讀命令和第一個bit有效數(shù)據(jù)輸出之間的時鐘周期；DDR3基礎(chǔ)知識講解Additive Latency為附加潛伏期，它的作用為使命令和數(shù)據(jù)總線更有效，即允許讀或者寫命令緊跟有效命令；DDR3基礎(chǔ)知識講解CAS Write Lat