鎖相環(huán)的相位噪聲雜散抑制鎖相時(shí)間

1、相位噪聲對(duì)一個(gè)給定載波功率的輸出頻率來說，相位噪聲是載波功率相對(duì)于給定的頻率偏移處（頻率合成器通常定義1kHz頻率偏移）1-Hz的帶寬上的功率，單位為dBc/Hzoffset frequency。鎖相環(huán)頻率合成器的帶內(nèi)相位噪聲主要取決于頻率合成器，VCO的貢獻(xiàn)很小。 相位噪聲的測(cè)量需要頻譜分析儀。注意一點(diǎn)，普通頻譜分析儀讀出的數(shù)據(jù)需要考慮分辨帶寬的影響。即，頻譜分析儀的讀數(shù)減掉10log（RBW）才是正確的相位噪聲數(shù)值。高端的頻譜分析儀往往可以直接給出單邊帶相位噪聲。 相位噪聲是信號(hào)在頻域的度量。在時(shí)域，與之對(duì)應(yīng)的是時(shí)鐘抖動(dòng)（jitter），它是相位噪聲在時(shí)間域里的反映，大的時(shí)鐘抖動(dòng)在高速AD

2、C應(yīng)用中會(huì)嚴(yán)重惡化采樣數(shù)據(jù)的信噪比，尤其是當(dāng)ADC模擬前端信號(hào)的頻率較高時(shí)，更是要求低抖動(dòng)的時(shí)鐘。圖1形象地描述了時(shí)鐘抖動(dòng)。圖表 1 相位噪聲和時(shí)鐘抖動(dòng)時(shí)鐘抖動(dòng)可以通過相位噪聲積分得到，具體實(shí)現(xiàn)如下如下：計(jì)算從給定的起始頻率偏移處到結(jié)束頻率（通常定義為兩倍輸出頻率）偏移處的相位噪聲和A，單位為dBc；對(duì)A進(jìn)行取對(duì)數(shù)操作；求相位抖動(dòng)均方值（rms phase jitter），單位為弧度；將弧度值轉(zhuǎn)換成時(shí)間單位，秒或者皮秒。圖表 2. 時(shí)鐘抖動(dòng)與相位噪聲和白噪聲之間的關(guān)系參考雜散鎖相環(huán)中最常見的雜散信號(hào)就是參考雜散。這些雜散信號(hào)會(huì)由于電荷泵源電流與匯電流的失配，電荷泵漏電流，以及電源退耦不夠而增大

3、。在接收機(jī)設(shè)計(jì)中，雜散信號(hào)與其他干擾信號(hào)相混頻有可能產(chǎn)生有用信號(hào)頻率從而降低接收機(jī)的靈敏度。鎖相環(huán)處于鎖定狀態(tài)時(shí)，電荷泵會(huì)周期性的（頻率等于鑒相頻率）產(chǎn)生交替變換（正負(fù)）脈沖電流給環(huán)路濾波器。環(huán)路濾波器對(duì)其進(jìn)行積分產(chǎn)生穩(wěn)定的控制電壓。圖表 3 環(huán)路鎖定時(shí)，PLL電荷泵電流輸出波形 當(dāng)鑒相頻率較低時(shí)，由電荷泵的漏電流引起的雜散占主要地位。 當(dāng)鑒相頻率較高時(shí)，由電荷泵的交替電流（源電流I和匯電流I）引起的雜散占主要地位。 sourcesink二者頻率的界定。一般地，若電荷泵漏電流為1nA，電荷泵電流為1mA，電荷泵電流的失配在4%時(shí)，交界頻率大約為100k200kHz。 當(dāng)電荷泵處于三態(tài)的時(shí)候（絕

4、大部分時(shí)間是如此），電荷泵的漏電流是雜散的主要來源。電荷泵漏電流經(jīng)過環(huán)路濾波器形成控制電壓，以調(diào)諧VCO，這樣就相當(dāng)于對(duì)VCO進(jìn)行調(diào)頻（FM），反映在VCO的輸出，就會(huì)出現(xiàn)雜散信號(hào)。電荷泵漏電流越大，鑒相頻率越低，這種參考雜散越大。在鑒相頻率相等的條件下，電荷泵的漏電流與電荷泵電流的比值越大，由電荷泵漏電流引起的參考雜散會(huì)越大。ADI的PLL產(chǎn)品漏電流大部分在1nA左右的水平上。 為了對(duì)電荷泵漏電流引起的雜散有個(gè)清楚地認(rèn)識(shí)，這里給出一些仿真波形。仿真條件如下：ADF4106，輸出頻率1GHz，鑒相頻率25kHz，三階無源濾波器，帶寬2.5Hz，相位裕度45度，VCO模型為Sirenza VCO

5、190-1000T。參考晶振模型10MHz。電荷泵漏電流1nA。當(dāng)環(huán)路濾波器變窄到1kHz后可以看到對(duì)這種雜散的衰減效果如下。當(dāng)電荷泵工作時(shí)，電荷泵的交替脈沖電流是雜散的主要來源。定義電荷泵源電流（Source current）與匯電流（Sink current）的失配程度。雜散增益的定義，鎖定時(shí)間鎖相環(huán)從一個(gè)指定頻率跳變到另一個(gè)指定頻率（在給定的頻率誤差范圍內(nèi)）所用的時(shí)間就是鎖定時(shí)間。頻率跳變的步長(zhǎng)取決于PLL頻率合成器工作在限定的系統(tǒng)頻帶上所能達(dá)到的最大的頻率跳變能力。 例如，GSM-900，頻率步長(zhǎng)最大為45MHz，而GSM-1800為95MHz。容許的頻率誤差分別為90Hz和180Hz

6、。PLL頻率合成器必須在小于1.5個(gè)時(shí)隙（GSM的一個(gè)時(shí)隙是577us）內(nèi)達(dá)到鎖定。 鎖定時(shí)間還需要另外一個(gè)指標(biāo)來度量，即PLL頻率合成器輸出達(dá)到給定相位誤差范圍所用的時(shí)間。 圖3是ADI提供的一種測(cè)量相位鎖定的方法，該方法利用ADI的增益/相位聯(lián)合檢波器AD8302實(shí)現(xiàn)。圖表 4. 相位鎖定時(shí)間測(cè)量的一種方法參考晶振有哪些要求？我該如何選擇參考源？波形： 可以使正弦波，也可以為方波。 功率： 滿足參考輸入靈敏度的要求。 穩(wěn)定性： 通常用TCXO，穩(wěn)定性要求< 2 ppm。這里給出幾種參考的穩(wěn)定性指標(biāo)和相位噪聲指標(biāo)。頻率范圍： ADI提供的PLL產(chǎn)品也可以工作在低于最小的參考輸入頻率下，

7、條件是輸入信號(hào)的轉(zhuǎn)換速率要滿足給定的要求。 例如，ADF4106的數(shù)據(jù)手冊(cè)要求的最小參考輸入信號(hào)REFIN為20MHz，功率最小為-5dBm，這相當(dāng)于轉(zhuǎn)換速率（slew rate）為22.6V/us，峰峰值為360mV的正弦波。具體計(jì)算如下：對(duì)正弦波Vp*sin(2*pi*f*t)而言，轉(zhuǎn)換速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我們來考察功率為-5dBm（50歐姆系統(tǒng)）（Vp=180mV）的信號(hào)，其峰峰值為360mV，其轉(zhuǎn)換速率為 Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us 所以，只要REFIN功率滿足要求，并且輸入信號(hào)的轉(zhuǎn)換速率

8、高于22.6V/us ，REFIN可以工作在低于20MHz的條件下。具體實(shí)現(xiàn)是，一個(gè)轉(zhuǎn)換時(shí)間為146ns的3.3V CMOS輸入可以很容易的滿足該項(xiàng)要求。總的來說，用功率較大的方波信號(hào)作為參考可以使REFIN工作在低于數(shù)據(jù)手冊(cè)上給出的最低頻率限制。 請(qǐng)?jiān)敿?xì)解釋一下控制時(shí)序，電平及要求。ADI的所有鎖相環(huán)產(chǎn)品控制接口均為三線串行控制接口。如圖4所示。圖表 5 PLL頻率合成器的串行控制接口（3 Wire Serial Interface）PLL頻率合成器的串行控制接口（3 Wire Serial Interface） 控制接口由時(shí)鐘CLOCK，數(shù)據(jù)DATA，加載使能LE構(gòu)成。加載使能LE的下降沿

9、提供起始串行數(shù)據(jù)的同步。串行數(shù)據(jù)先移位到PLL頻率合成器的移位寄存器中，然后在LE的上升沿更新內(nèi)部相應(yīng)寄存器。SPI控制接口為3V/3.3V CMOS電平。 控制信號(hào)的產(chǎn)生，可以用MCU，DSP，或者FPGA。產(chǎn)生的時(shí)鐘和數(shù)據(jù)一定要干凈，過沖小。當(dāng)用FPGA產(chǎn)生時(shí)，要避免競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象，防止產(chǎn)生毛刺。如果毛刺無法避免，可以在數(shù)據(jù)線和時(shí)鐘線上并聯(lián)一個(gè)1047pF的電容，來吸收這些毛刺。請(qǐng)簡(jiǎn)要介紹一下環(huán)路濾波器參數(shù)的設(shè)置ADISimPLL V3.0使應(yīng)用工程師從繁雜的數(shù)學(xué)計(jì)算中解脫出來。我們只要輸入設(shè)置環(huán)路濾波器的幾個(gè)關(guān)鍵參數(shù)，ADISimPLL就可以自動(dòng)計(jì)算出我們所需要的濾波器元器件的數(shù)值。這些

10、參數(shù)包括，鑒相頻率PFD，電荷泵電流Icp，環(huán)路帶寬BW，相位裕度，VCO控制靈敏度Kv，濾波器的形式（有源還是無源，階數(shù)）。計(jì)算出的結(jié)果往往不是我們?cè)谑忻嫔夏軌蛸I到的元器件數(shù)值，只要選擇一個(gè)最接近元器件的就可以。 通常環(huán)路的帶寬設(shè)置為鑒相頻率的1/10或者1/20。 相位裕度設(shè)置為45度。 濾波器優(yōu)先選擇無源濾波器。 濾波器開環(huán)增益和閉環(huán)增益以及相位噪聲圖之間的關(guān)系。閉環(huán)增益的轉(zhuǎn)折頻率就是環(huán)路帶寬。相位噪聲圖上，該點(diǎn)對(duì)應(yīng)于相位噪聲曲線的轉(zhuǎn)折頻率。如果設(shè)計(jì)的鎖相環(huán)噪聲太大，就會(huì)出現(xiàn)頻譜分析儀上看到的轉(zhuǎn)折頻率大于所設(shè)定的環(huán)路帶寬。 環(huán)路濾波器采用有源濾波器還是無源濾波器？有源濾波器因?yàn)椴捎梅糯笃?/p>

11、而引入噪聲，所以采用有源濾波器的PLL產(chǎn)生的頻率的相位噪聲性能會(huì)比采用無源濾波器的PLL輸出差。因此在設(shè)計(jì)中我們盡量選用無源濾波器。其中三階無源濾波器是最常用的一種結(jié)構(gòu)。PLL頻率合成器的電荷泵電壓Vp一般取5V或者稍高，電荷泵電流通過環(huán)路濾波器積分后的最大控制電壓低于Vp或者接近Vp。如果VCO/VCXO的控制電壓在此范圍之內(nèi)，無源濾波器完全能夠勝任。 當(dāng)VCO/VCXO的控制電壓超出了Vp，或者非常接近Vp的時(shí)候，就需要用有源濾波器。在對(duì)環(huán)路誤差信號(hào)進(jìn)行濾波的同時(shí)，也提供一定的增益，從而調(diào)整VCO/VCXO控制電壓到合適的范圍。 那么如何選擇有源濾波器的放大器呢？這類應(yīng)用主要關(guān)心一下的技術(shù)

12、指標(biāo)： 低失調(diào)電壓（Low Offset Voltage） 通常小于500uV 低偏流（Low Bias Current） 通常小于50pA 如果是單電源供電，需要考慮使用軌到軌（Rail-to-Rail）輸出型放大器。 這里提供幾種常見的PLL濾波器應(yīng)用放大器的型號(hào)。 AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27, PLL對(duì)于VCO有什么要求？以及如何設(shè)計(jì)VCO輸出功率分配器？選擇VCO時(shí)，盡量選擇VCO的輸出頻率對(duì)應(yīng)的控制電壓在可用調(diào)諧電

13、壓范圍的中點(diǎn)。 選用低控制電壓的VCO可以簡(jiǎn)化PLL設(shè)計(jì)。 VCO的輸出通過一個(gè)簡(jiǎn)單的電阻分配網(wǎng)絡(luò)來完成功率分配。從VCO的輸出看到電阻網(wǎng)絡(luò)的阻抗為18+(18+50)/(18+50)=52ohm。形成與VCO的輸出阻抗匹配。下圖中ABC三點(diǎn)功率關(guān)系。B，C點(diǎn)的功率比A點(diǎn)小6dB。 如何設(shè)置電荷泵的極性？在下列情況下，電荷泵的極性為正。 環(huán)路濾波器為無源濾波器，VCO的控制靈敏度為正（即，隨著控制電壓的升高，輸出頻率增大）。 在下列情況下，電荷泵的極性為負(fù)。 環(huán)路濾波器為有源濾波器，并且放大環(huán)節(jié)為反相放大；VCO的控制靈敏度為正。 環(huán)路濾波器為無源濾波器，VCO的控制靈敏度為負(fù)。 PLL分頻應(yīng)

14、用，濾波器為無源型。即參考信號(hào)直接RF反饋分頻輸入端，VCO反饋到參考輸入的情況鎖定指示電路如何設(shè)計(jì)？PLL鎖定指示分為模擬鎖定指示和數(shù)字鎖定指示兩種 圖表 6 鑒相器和電荷泵原理圖  數(shù)字鎖定指示： 當(dāng)PFD的輸入端連續(xù)檢測(cè)到相位誤差小于15ns的次數(shù)為3(5)次，那么PLL就會(huì)給出數(shù)字鎖定指示數(shù)字鎖定指示的工作頻率范圍：通常為5kHz50MHz。在更低的PFD頻率上，漏電流會(huì)觸發(fā)鎖定指示電路；在更高的頻率上，15ns的時(shí)間裕度不再適合。在數(shù)字鎖定指示的工作頻段范圍之外，推薦使用模擬鎖定指示。 模擬鎖定指示 對(duì)電荷泵輸入端的Up脈沖和Down脈沖進(jìn)行異或處理后得出的脈沖串。所以當(dāng)鎖

15、定時(shí)，鎖定指示電路的輸出為帶窄負(fù)脈沖串的高電平信號(hào)。圖為一個(gè)典型的模擬鎖定指示輸出（MUXOUT輸出端單獨(dú)加上拉電阻的情況）。圖表 7 模擬鎖定指示的輸出級(jí)為N溝道開漏結(jié)構(gòu)，需要外接上拉電阻，通常為10KOhm160kohm。我們可以通過一個(gè)積分電路（低通濾波器）得到一個(gè)平坦的高電平輸出，如圖所是的藍(lán)色框電路。誤鎖定的一個(gè)條件： 參考信號(hào)REFIN信號(hào)丟失。當(dāng)REFIN信號(hào)與PLL頻合器斷開連接時(shí)，PLL顯然會(huì)失鎖；然而，ADF41xx系列的PLL，其數(shù)字鎖定指示用REFIN時(shí)鐘來檢查是否鎖定，如果PLL先前已經(jīng)鎖定，REFIN時(shí)鐘突然丟失，PLL會(huì)繼續(xù)顯示鎖定狀態(tài)。解決方法是使用模擬鎖定指示

16、。 當(dāng)VCXO代替VCO時(shí)，PLL常常失鎖的原因。 以ADF4001為例說明。VCXO的輸入阻抗通常較?。ㄏ鄬?duì)于VCO而言），大約為100kohm。這樣VCXO需要的電流必須由PLL來提供。PFD=2MHz， Icp=1.25mA，Vtune=4V，VCXO輸入阻抗=100kohm，VCXO控制口電流=4/100k=40uA。在PFD輸入端，用于抵消VCXO的輸入電流而需要的靜態(tài)相位誤差 16ns>15ns，所以，數(shù)字鎖定指示為低電平。 解決方法1，使用模擬鎖定指示。 解決方法2，使用更高的電荷泵電流來減小靜態(tài)相位誤差。增大環(huán)路濾波器電容，使放電變緩。PLL對(duì)射頻輸入信號(hào)有什么要求？頻率

17、指標(biāo)：可以工作在低于最小的射頻輸入信號(hào)頻率上，條件是RF信號(hào)的Slew Rate滿足要求。例如， ADF4106數(shù)據(jù)手冊(cè)規(guī)定最小射頻輸入信號(hào)500MHz，功率為-10dBm，這相應(yīng)于峰峰值為200mV，slew rate=314V/us。如果您的輸入信號(hào)頻率低于500MHz，但功率滿足要求，并且slew rate大于314V/us，那么ADF4106同樣能夠正常工作。通常LVDS驅(qū)動(dòng)器的轉(zhuǎn)換速率可以很容易達(dá)到1000V/us。PLL芯片對(duì)電源的要求有哪些？要求PLL電源和電荷泵電源具有良好的退耦，相比之下，電荷泵的電源具有更加嚴(yán)格的要求。具體實(shí)現(xiàn)如下： 在電源引腳出依次放置0.1uF，0.01

18、uF，100pF的電容。最大限度濾除電源線上的干擾。大電容的等效串聯(lián)電阻往往較大，而且對(duì)高頻噪聲的濾波效果較差，高頻噪聲的抑制需要用小容值的電容。下圖可以看到，隨著頻率的升高，經(jīng)過一定的轉(zhuǎn)折頻率后，電容開始呈現(xiàn)電感的特性。不同的電容值，其轉(zhuǎn)折頻率往往不同，電容越大，轉(zhuǎn)折頻率越低，其濾除高頻信號(hào)的能力越差。另外在電源線上串聯(lián)一個(gè)小電阻（18ohm）也是隔離噪聲的一種常用方法。內(nèi)部集成了VCO的ADF4360-x，其VCO中心頻率如何設(shè)定？VCO的中心頻率由下列三個(gè)因素決定。1. VCO的電容CVCO，2. 由芯片內(nèi)部Bond Wires引入的電感LBW，3. 外置電感LEXT。即其中前2項(xiàng)由器件

19、決定，這樣只要給定一個(gè)外置電感，就可以得到VCO的輸出中心頻率。VCO的控制靈敏度在相應(yīng)的數(shù)據(jù)手冊(cè)上給出。作為一個(gè)例子，圖5和圖6給出了ADF4360-7的集成VCO特性。圖 x. ADF4360-7 VCO輸出中心頻率與外置電感的關(guān)系.圖 x. ADF4360-7 VCO的靈敏度與外置電感的關(guān)系 電感的選取，最好選用高Q值的。Coilcraft公司是不錯(cuò)的選擇。市面上常見的電感基本在1nH以上。更小的電感可以用PCB導(dǎo)線制作。這里給出一個(gè)計(jì)算PCB引線電感的簡(jiǎn)單公式，如圖7所示。 圖 1 導(dǎo)線電感的模型鎖相環(huán)系統(tǒng)的相位噪聲來源有哪些？減小相位噪聲的措施有哪些？參考晶振（TCXO，VCXO）和

20、R分頻，PLL電荷泵，壓控振蕩器（VCO），N分頻。 鎖相環(huán)系統(tǒng)的相位噪聲來源于四個(gè)部分，參考輸入，反饋分頻1/N，電荷泵，VCO。這四部分貢獻(xiàn)項(xiàng)可以用公式來表示。 圖表 8 鎖相環(huán)相位噪聲貢獻(xiàn)項(xiàng)模型 對(duì)SREF2+SN2來說，系統(tǒng)閉環(huán)增益G/(1+GH)為低通特性，所以在環(huán)路帶寬內(nèi)，參考輸入的相位噪聲和N分頻的噪聲占很大比例。同樣對(duì)SCP2來說，它對(duì)系統(tǒng)的相位噪聲的影響也取決于系統(tǒng)的閉環(huán)增益G/(1+GH)，與前面第一項(xiàng)的不同之處是，它還受限于電荷泵的增益Kd，所以在環(huán)路的帶寬內(nèi)，電荷泵的相位噪聲也很重要。對(duì)SVCO2項(xiàng)來說，它對(duì)系統(tǒng)的相位噪聲的影響取決于G/(1+GH)，而G/(1+GH)

21、的幅頻特性為高通，所以在環(huán)路帶寬內(nèi)VCO的貢獻(xiàn)項(xiàng)可以忽略不計(jì)。如下圖所示。綠色線為參考源的相位噪聲，綠色虛線代表經(jīng)過低通后的相位噪聲。紅色實(shí)線為VCO的相位噪聲，虛線是經(jīng)過高通濾波器后的相位噪聲。粉紅色實(shí)線是PLL（鑒相器和電荷泵）的相位噪聲，粉色虛線是經(jīng)過低通濾波器的相位噪聲。黑色實(shí)線為合成的相位噪聲輸出。減小相位噪聲的措施：（1） 增大鑒相頻率（N變?。?（2） 縮小環(huán)路帶寬（限制噪聲） （3） 增大電荷泵電流（Kd） （4） 參考晶振選用更低噪聲的產(chǎn)品。 （5） 如果在頻譜分析儀上測(cè)出的單邊帶相位噪聲曲線的轉(zhuǎn)折頻率大于設(shè)計(jì)的環(huán)路帶寬，說明系統(tǒng)的噪聲太大，應(yīng)該檢查參考晶振，電荷泵的電流，P

22、LL Core Power Level。為何我測(cè)出的相位噪聲性能低于ADISimPLL仿真預(yù)期值?目前的PLL集成芯片所能達(dá)到的相位噪聲基底大概為-216dBc/Hz。新推出的PLL該性能可能會(huì)更低。他們能夠綜合出低相噪的頻率。然而要真正實(shí)現(xiàn)低相噪的頻率，需要考慮很多的因素。ADISimPLL提供了預(yù)計(jì)相位噪聲的一種方法，但是，這種預(yù)測(cè)，是在下列條件下進(jìn)行的： PLL芯片工作的電源紋波足夠低-不會(huì)惡化噪聲基底。 PLL芯片的RF反饋輸入（VCO的輸出）具有合適的驅(qū)動(dòng)能力，-不容許計(jì)數(shù)器錯(cuò)誤計(jì)數(shù)。 PLL芯片的REF參考輸入具有合適的驅(qū)動(dòng)能力，-不容許參考計(jì)數(shù)器錯(cuò)誤計(jì)數(shù)。 PLL環(huán)路濾波器的電阻

23、不會(huì)增加任何額外的噪聲，-不高于熱（Johnson）噪聲。 VCO的工作電壓紋波足夠小，-不會(huì)惡化由于頻率牽引引起的相位噪聲。 環(huán)路濾波器屏蔽足夠好，-VCO的控制線上不會(huì)串入其他干擾信號(hào)。 環(huán)路濾波器布局布線良好，-防止出現(xiàn)來源于數(shù)字電路的窄脈沖出現(xiàn)在濾波器輸入端并直接耦合到輸出端。 實(shí)際的情況往往是： PLL或者VCO的電源直接來源于三端穩(wěn)壓器件。如果對(duì)指標(biāo)要求不是很嚴(yán)格，這樣的條件下也許能夠正常工作，但是噪聲太大的電源難以使低噪聲的PLL達(dá)到低噪聲的要求。 PLL附近存在數(shù)字電路，這是寬帶噪聲源，尤其是PLL與數(shù)字電路共用電源的情況下。 電源退耦不夠。 電路設(shè)計(jì)匹配不好，尤其是射頻輸入口

24、。 電路板布局布線問題。 鎖相環(huán)系統(tǒng)的雜散來源有哪些？減小雜散的措施有哪些？來源 （1） PLL本身引入的雜散。 以鑒相頻率為間隔的雜散，這時(shí)鎖相環(huán)中最常見的雜散信號(hào)。來源于電荷泵的漏電流，電荷泵源電流和匯電流及其失配。 小數(shù)分頻鎖相環(huán)的固有雜散。 （2） 外界串?dāng)_引入的雜散 這些串?dāng)_包括工頻干擾，計(jì)算機(jī)顯示器行頻，場(chǎng)頻干擾，手機(jī)，附近功率放大器。參考晶體（晶振）串?dāng)_。 措施（1） 良好的電源退耦 （2） 良好的布局布線 （3） 環(huán)路濾波器的階數(shù)更高，帶寬更窄。 （4） 提高鑒相頻率，使得參考雜散落在環(huán)路帶寬以外。 （5） 本振源板加屏蔽殼以屏蔽外界串?dāng)_鎖相環(huán)鎖定時(shí)間取決于哪些因素？如何加速鎖

25、定？定性分析：設(shè)初始頻率f1，終止頻率f2，頻率跳變量fjump=f1-f2，頻率鎖定誤差容限ftol，環(huán)路帶寬BW。鎖定時(shí)間LT環(huán)路帶寬直接決定了鎖定時(shí)間。環(huán)路帶寬越大，鎖定時(shí)間越短，反之，鎖定時(shí)間越長(zhǎng)。 頻率跳變的大小決定鎖定時(shí)間。頻率跳變?cè)酱螅i定時(shí)間越長(zhǎng)，反之，越短。但是應(yīng)該指出，如果頻率跳變量和頻率誤差按等比例變化，那么鎖定時(shí)間相等。 最佳鎖定時(shí)間LT需要4548度的相位裕度。所定時(shí)間的經(jīng)驗(yàn)公式：加速環(huán)路鎖定的方法： （1） 增大環(huán)路帶寬。環(huán)路帶寬與鎖定時(shí)間是一對(duì)矛盾。設(shè)計(jì)工程師需要對(duì)其作出折衷選擇。增大環(huán)路帶寬，同時(shí)意味著降低了對(duì)雜散信號(hào)的衰減，增大了相位噪聲。如果增大環(huán)路帶寬到大

26、于鑒相頻率的五分之一，環(huán)路可能變得不穩(wěn)定，并導(dǎo)致徹底失鎖。 （2） 增大鑒相頻率。鑒相頻率決定了反饋分頻和參考頻率的比較速度，從而加快了電荷泵對(duì)環(huán)路濾波器的充放電，到達(dá)預(yù)定的控制電壓，有效減小鎖定時(shí)間。需要注意的是，鑒相頻率的增大，往往意味著需要增加環(huán)路帶寬。 （3） 采用兩個(gè)鎖相環(huán)，乒乓式工作。兩個(gè)頻率之間采用高速開關(guān)進(jìn)行切換。 （4） 采用具有快速鎖定能力的鎖相環(huán)產(chǎn)品：ADF4193，其鎖定時(shí)間可以滿足GSM基站的要求（20us）。 （5） 另外，環(huán)路濾波器的電容（尤其是C2的影響），請(qǐng)選用低介電吸收（Dielectric Absorption）（DA）的電容，如介質(zhì)為聚丙烯材料的電容，其

27、DA典型值為0.001%0.02%。 （6） 避免控制電壓工作在地和電荷泵電壓Vp附近。相應(yīng)于輸出頻率的控制電壓最好在Vp/2附近。為何我的鎖相環(huán)在做高低溫試驗(yàn)的時(shí)候，出現(xiàn)頻率失鎖？高低溫試驗(yàn)失敗，可以從器件的選擇上考慮，鎖相環(huán)是一個(gè)閉環(huán)系統(tǒng)，任何一個(gè)環(huán)節(jié)上的器件高低溫失效都有可能導(dǎo)致鎖相環(huán)失鎖。先從PLL頻率合成器的外圍電路逐個(gè)找出原因，如參考源（TCXO，）是否在高低溫試驗(yàn)的范圍之內(nèi)？ADFxxxx系列產(chǎn)品的溫度范圍為-40+85度。非跳頻（單頻）應(yīng)用中，最高的鑒相頻率有什么限制？如果是單頻應(yīng)用，工程師都希望工作在很高的鑒相頻率上，以獲得最佳的相位噪聲。數(shù)據(jù)手冊(cè)都提供了最高鑒相頻率的值，另

28、外，只要寄存器中B>A，并且B>2，就可能是環(huán)路鎖定。 通常最高頻率的限制是：這里P為預(yù)分頻計(jì)數(shù)器的數(shù)值。ADF4xxx產(chǎn)品的預(yù)分頻值最小可以到8/9，容許他們工作在較高的鑒相頻率上。評(píng)價(jià)PLL頻率合成器噪聲性能的依據(jù)是什么？PLL頻率合成器的噪聲基底（Phase Noise Figure of Merit）（PNSYNTH）是一個(gè)重要依據(jù)。該指標(biāo)是將鑒相頻率，反饋分頻系數(shù)歸一化后的相位噪聲指標(biāo)。PLL頻率合成器輸出的相位噪聲PNTOTAL與鑒相頻率FPFD以及反饋分頻系數(shù)N之間的關(guān)系是 改寫該方程，我們可以從噪聲基底得出期望輸出頻率的帶內(nèi)相位噪聲。 另外，電荷泵三態(tài)輸出時(shí)的漏電流

29、是評(píng)價(jià)鑒相頻率較低時(shí)雜散性能的一個(gè)指標(biāo)。ADF4xxx系列PLL產(chǎn)品的漏電流典型值為1nA。小數(shù)分頻的鎖相環(huán)雜散的分布規(guī)律是什么？小數(shù)分頻的鎖相環(huán)由于應(yīng)用在工作的鑒相頻率較高，所以其參考雜散也會(huì)分布到偏離載波很遠(yuǎn)的位置上，環(huán)路濾波器可以進(jìn)行有效抑制。所以在實(shí)際使用中，這種參考雜散可以不予考慮。但是由于反饋中引入了小數(shù)，特定的小數(shù)部分也會(huì)引起相應(yīng)的雜散。其分布規(guī)律如下。設(shè)小數(shù)部分的分母為DEN： （1） 一階分?jǐn)?shù)雜散。最大的雜散為分子為1或者DEN-1，其次，第二大雜散為Floor()DEN/2和DEN-Floor()DEN/2，再次，第三雜散的分子為Floor(DEN/3)和DEN-Floor

30、()DEN/3，注意，如果DEN/M正好為整數(shù)，那么分子為DEN/M和DEN-DEN/M處的雜散為0。 （2） 二階分?jǐn)?shù)雜散。最大雜散分布在分子為2和DEN-2處。 （3） 高（k）階分?jǐn)?shù)雜散。最大雜散分布在分子為k和DEN-k處。注：這里Floor是去小數(shù)取整的意思。k階雜散分布在偏離中心頻率k·fPFD/DEN處。 到底用小數(shù)分頻好還是整數(shù)分頻好？從相噪性能上看，小數(shù)分頻鎖相環(huán)可以工作在較高的鑒相頻率，分頻系數(shù)N小，在較小信道間隔的應(yīng)用中，與整數(shù)分頻的鎖相環(huán)相比，可以獲得較好的帶內(nèi)相位噪聲。這時(shí)，小數(shù)分頻的鎖相環(huán)是首選。但是如果是單頻或者信道間隔很大（>幾百kHz）的應(yīng)用，

31、小數(shù)分頻的這種低相噪優(yōu)勢(shì)并不明顯。整數(shù)分頻的鎖相環(huán)同樣可以達(dá)到高鑒相頻率，低相噪的目的，甚至?xí)^小數(shù)分頻的鎖相環(huán)。另外也需要考慮由于采用了雜散補(bǔ)償電路，所以該電路會(huì)增加環(huán)內(nèi)的相位噪聲。 從雜散性能上看，在較小的信道間隔（<10kHz）上，小數(shù)分頻鎖相環(huán)遠(yuǎn)遠(yuǎn)好于整數(shù)分頻鎖相環(huán)，原因是，較小的鑒相頻率條件下，由電荷泵漏電流引起的雜散較大。在較大的信道間隔（>1MHz）上，小數(shù)分頻的鎖相環(huán)的雜散性能也會(huì)比整數(shù)分頻的鎖相環(huán)好。在中等的信道間隔（10kHz，1MHz）上，二者表現(xiàn)出差不多的雜散性能。一個(gè)通用的規(guī)則是，在200kHz的信道間隔以下，小數(shù)分頻的雜散性能優(yōu)于整數(shù)分頻。小數(shù)分頻的鎖

32、相環(huán)需要良好的頻率規(guī)劃，以避開大的雜散出現(xiàn)。所以使用起來，難度較大。整數(shù)分頻的鎖相環(huán)就沒有這種限制，容易使用。 從鎖定時(shí)間上來講，小數(shù)分頻鎖相環(huán)通常比整數(shù)分頻的鎖相環(huán)快。 小數(shù)分頻鎖相環(huán)因?yàn)樾枰~外的雜散補(bǔ)償，需要更大的功耗。 小數(shù)分頻鎖相環(huán)相比整數(shù)分頻，價(jià)格較高。ADI提供的鎖相環(huán)仿真工具ADISimPLL支持哪些芯片，有什么優(yōu)點(diǎn)？ADISimPLL目前的版本為3.0。支持所有ADFxxx系列的鎖相環(huán)產(chǎn)品，包括獨(dú)立的PLL頻率合成器和短程無線收發(fā)模塊ADF70xx系列產(chǎn)品。還沒有提供DDS和PLL混合產(chǎn)品（如AD9956，AD9858）的模型。 優(yōu)點(diǎn)： ADISimPLL大大簡(jiǎn)化了鎖相環(huán)設(shè)計(jì)，這要輸入給定條件下的參數(shù)（參考輸入頻率，鑒相頻率，輸出頻率，VCO控制靈敏度，環(huán)路帶寬，相位裕度，鎖定指示方式，環(huán)路濾波器的類型等），ADISimPLL就可以方便的計(jì)算出環(huán)路濾波器的參數(shù)值。設(shè)計(jì)工程師只需要選擇最接近的電阻電容就可以輕松完成設(shè)計(jì)。 ADISimPLL可以給出輸出的相位噪聲曲線以及鎖相環(huán)路各個(gè)組成部分的相位噪聲曲線。只要所設(shè)置的模型接近實(shí)際的元器件參數(shù)，就能保證總的合成相位噪聲與實(shí)際測(cè)試值相吻合。 ADISimPLL提供計(jì)算P