基于片上PLL時鐘的at-speed測試設(shè)計

1、    基于片上pll時鐘的at-speed測試設(shè)計    孫大成摘要:深亞微米制造工藝的廣泛采用及越來越高的芯片工作頻率,使得具有時序相關(guān)的芯片缺陷數(shù)量不斷增加,at-speed測試成為對高性能電路進行測試的必要技術(shù)。文章首先介紹了at-speed測試的故障模型,以及具體測試方法,然后詳細介紹了采用pll時鐘作為at-speed測試時鐘時,一款芯片的at-speed測試實現(xiàn)方案,最后采用fastscan及testkompress對整個設(shè)計進行了測試向量自動生成及向量壓縮。實驗結(jié)果表明此方案可行,采用testkompress進行設(shè)計更符合目前的設(shè)計需求。

2、關(guān)鍵字:at-speed測試;可測性設(shè)計;自動測試向量生成中圖分類號:tn95 文獻標識碼:b1引言現(xiàn)今的集成電路制造廣泛采用深亞微米工藝技術(shù),這使得與時序相關(guān)的缺陷的數(shù)量越來越多。通常的測試方法即采用stuck-at故障測試和iddq測試相結(jié)合的測試方法,在90 nm以下工藝時,已經(jīng)不能夠充分地剔除具有時序相關(guān)缺陷的芯片。at-speed測試技術(shù)應(yīng)運而生,利用全速工作時鐘,采用對跳變故障(transition faults)和路徑延時故障(path-delay faults)的測試,成為高性能電路測試的必需技術(shù)。at-speed測試時鐘頻率與功能模式下的時鐘頻率相當(dāng),比傳統(tǒng)stuck-at測

3、試的時鐘要快很多。at-speed測試時鐘可以通過兩種方法提供:第一種直接從管腳輸入,由外部的自動測試儀(automatic test equipment,ate)提供;第二種由片內(nèi)產(chǎn)生,比如pll提供。如果采用從外部ate產(chǎn)生高速測試時鐘的方法,則對ate的要求比較高,需要高速的ate,相應(yīng)的測試成本和電路封裝的成本會顯著增加,特別是在電路運行頻率達ghz的情況下,這種影響尤為突出。為了降低測試成本,可以采用第二種方法,這種方法的基本思想就是利用片上的時鐘源,如pll,產(chǎn)生at-speed高速測試脈沖,而ate只提供慢速的移位時鐘和測試控制信號。這種片上測試時鐘產(chǎn)生的方法即經(jīng)濟又有效,所以得

4、到工業(yè)界的青睞,逐漸成為很多公司標準的產(chǎn)品測試方法。然而,基于掃描的at-speed測試在自動測試向量生成(atpg)中會顯著增加測試向量的大小。這是由于激活并傳遞at-speed故障的過程要比stuck-at故障復(fù)雜很多。所以,為了降低測試成本,需要對at-speed測試的測試向量進行必要的壓縮。同時要指出的是:也正是因為這種復(fù)雜性,對at-speed測試向量進行壓縮的效果會比對stuck-at測試向量進行壓縮的效果要差不少。本文針對一款包含11萬個寄存器的芯片,詳細介紹了完整的at-speed測試方法。2at-speed測試技術(shù)at-speed測試針對的故障模型包括transition故障

5、和path-delay故障。transition測試針對的是transition類型的故障,即電路某一節(jié)點是否能在規(guī)定的時間內(nèi)完成從低到高或從高到低的跳變。path-delay故障則是對于某一條信號路徑而言,在路徑起點發(fā)生信號改變后,路徑終點是否能在規(guī)定的時間內(nèi)完成相應(yīng)的跳變。對電路的中所有的路徑都進行測試是不現(xiàn)實的,因為隨著電路規(guī)模的增加,路徑數(shù)量會顯著增加。因此通常的做法是采用靜態(tài)時序分析工具分析出電路中一定數(shù)量的關(guān)鍵路徑,然后只對這些關(guān)鍵路徑產(chǎn)生path-delay測試向量。大多數(shù)關(guān)鍵路徑的起點和終點位于時序元件,只有小部分路徑起點位于源輸入,終點位于源輸出。對于兩種故障模型來說,at-

6、speed測試都包括測試向量移位輸入(shift-in)、條件觸發(fā)(launch)、響應(yīng)捕獲(capture)、結(jié)果輸出(shift-out)幾個階段。根據(jù)條件觸發(fā)與測試向量移位輸入之間的時序關(guān)系,at-speed 測試又可以分為launch-off-shift 測試和broadside測試。launch-off-shift測試方法如圖1所示。在shift-in 的最后一個時鐘沿,測試向量完成移位輸入,同時也在at-speed 測試的源產(chǎn)生所需的邏輯跳變(launch)。然后在緊接著的下一個時鐘沿完成capture。shift-in 的最后一個時鐘沿和capture 的時鐘沿之間為一個at-s

7、peed 測試時鐘的時鐘周期,而不是用于shift-in 的時鐘周期。launch-off-shift 測試的優(yōu)點是測試向量的生成比較簡單,易于達到較高的測試覆蓋率。缺點是在布局布線時要把掃描使能信號(scan_en)與時鐘信號一樣進行時序優(yōu)化。由于scan_en的fan-out 很大,實際上很難對scan_en信號進行時序優(yōu)化或需要占用過多的資源。broadside測試方法如圖2所示。在功能模式即scan_en為0時,采用一對at-speed的時鐘脈沖。這種方法的優(yōu)點是對scan_en信號的時序要求大大降低,缺點是:因為源跳變是由芯片本身的邏輯產(chǎn)生的,這必然導(dǎo)致測試向量生成的算法較復(fù)雜,難以

8、達到很高的測試覆蓋率。3pll控制電路設(shè)計對pll電路進行控制的方法有多種,本文采用文獻1描述的,采用捕獲窗口生成2個捕獲時鐘的方法。pll控制電路在rtl階段就插入到代碼中。如圖3中粗線部分所示,該圖表明pll控制邏輯在電路中的插入位置。從ate輸出的測試時鐘shift_clk用于掃描操作,pll時鐘經(jīng)過控制邏輯電路,產(chǎn)生用于捕獲數(shù)據(jù)用的兩個背靠背脈沖。為了保證scan_en為0的階段能夠產(chǎn)生兩個快速時鐘脈沖,可以采用如圖4所示的pll控制邏輯電路。其時序關(guān)系如圖5所示。該pll控制邏輯,通過將capture_en置為高電平,觸發(fā)電路在4個pll時鐘周期內(nèi)可以在int_clk端產(chǎn)生兩個背靠背

9、的脈沖串輸出,隨后再將capture_en置為低電平。在本文的設(shè)計中,pll有三路時鐘輸出,所以需要例化3個控制邏輯電路,以達到對不同時鐘的控制。這樣就需要3個capture_en信號,針對這種情況,我們設(shè)計了一個加法計數(shù)器,通過計數(shù)器達到在不同計數(shù)值的情況下,激活相應(yīng)的capture_en位。具體電路結(jié)構(gòu)如圖6所示。參考時鐘ref_clk經(jīng)過pll輸出3路時鐘,每路時鐘都單獨對應(yīng)一個時鐘控制電路,窗口使能信號由專門的控制位生成器通過計數(shù)產(chǎn)生,ac_test信號用于決定是否進行at-speed測試選擇。4采用testkompress進行atpg通過atpg過程生成的at-speed測試數(shù)據(jù)量很大,很容易超過測試機的存儲容量,測試成本也會很高,所以必須對測試向量進行壓縮。我們采用mentor graphics公司的fastscan和testkompress進行了測試向量生成和向量壓縮,結(jié)果表明該testkompress擁有優(yōu)異的數(shù)據(jù)壓縮能力。本文針對的設(shè)計采用基于掃描的at-speed設(shè)計流程如圖7所示。由于pll控制邏輯電路是手動加入,和鏈插入過程完全獨立,造成無法通過procedure文件將pll控制邏輯的信息自動傳