EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)新下學(xué)期

1、EDA技術(shù)實(shí)驗(yàn)講義（配GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)）2015.10.8海南師范大學(xué)物理與電子工程學(xué)院25目錄實(shí)驗(yàn)一 簡(jiǎn)單門(mén)電路設(shè)計(jì)與仿真4實(shí)驗(yàn)二 七人表決器的設(shè)計(jì)6實(shí)驗(yàn)三 顯示電路設(shè)計(jì)7實(shí)驗(yàn)四 四位全加器的設(shè)計(jì)9實(shí)驗(yàn)五 序列檢測(cè)器設(shè)計(jì)11實(shí)驗(yàn)六 分頻器的設(shè)計(jì)13實(shí)驗(yàn)七 步進(jìn)電機(jī)設(shè)計(jì)14實(shí)驗(yàn)八 8051/89c51核及片上系統(tǒng)設(shè)計(jì)16附錄1 實(shí)驗(yàn)電路結(jié)構(gòu)181附錄2 GW48PK2系統(tǒng)芯片引腳對(duì)照表22附錄3EDA技術(shù)實(shí)驗(yàn)報(bào)告范例23實(shí)驗(yàn)一 簡(jiǎn)單門(mén)電路設(shè)計(jì)與仿真一、實(shí)驗(yàn)?zāi)康?、熟悉Quartus6.0或Quartus9.0軟件的使用方法2、通過(guò)實(shí)驗(yàn)掌握組合邏輯電路的EDA原理

2、圖輸入設(shè)計(jì)法，通過(guò)電路的仿真和硬件驗(yàn)證，學(xué)會(huì)對(duì)實(shí)驗(yàn)板上的FPGA/CPLD進(jìn)行編程下載，進(jìn)一步了解門(mén)電路的功能。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)三、實(shí)驗(yàn)原理 在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路挑選出來(lái)的電路，叫做數(shù)據(jù)選擇器，也稱(chēng)為多路選擇器或多路開(kāi)關(guān)。 1、輸入、輸出信號(hào)分析 輸入信號(hào)：4路數(shù)據(jù)，用D0、D1、D2、D3表示；兩個(gè)選擇控制信號(hào)，用S1、S0表示。 輸出信號(hào)：用Y表示，它可以是4路輸入數(shù)據(jù)中的任意一路，究意是哪一路完全由選擇控制信號(hào)決定。 示意框圖如圖1-1所示。輸入數(shù)據(jù)4選1數(shù)據(jù)選擇器Y 輸出信號(hào)D0D1D2D3S

3、1 S0選擇控制信號(hào)圖1-1 4選1數(shù)據(jù)選擇器示意框圖2、真值表表1-1 4選1數(shù)據(jù)選擇器的真值表輸入輸出DS1S0YD000D0D101D1D210D2D311D33、邏輯表達(dá)式 四、實(shí)驗(yàn)內(nèi)容1、為本項(xiàng)工程設(shè)計(jì)建立文件夾（文件名不能用中文）2、輸入設(shè)計(jì)項(xiàng)目和存盤(pán)（1）打開(kāi)原理圖編輯窗口（2）編輯4選1數(shù)據(jù)選擇器的原理圖在Quartus圖形編輯方式下，從/altera/90/quartusprimitiveslogic元件庫(kù)中調(diào)出4選1數(shù)據(jù)選擇器設(shè)計(jì)所需要的元件，包括4個(gè)三輸入端與非門(mén)、1個(gè)四輸入端與非門(mén)和2個(gè)非門(mén)。按照?qǐng)D1-2所示的原理電路，完成4選1數(shù)據(jù)選擇器原理圖輸入設(shè)計(jì)。圖1-2所示的

4、原理電路圖1-2中，D3、D2、D1和D0是數(shù)據(jù)輸入端，S1和S0是控制輸入端，Y是數(shù)據(jù)輸出端。（2）文件存盤(pán)以mux41.bdf為文件名保存在工程目錄中。（3）建立工程為mux41.bdf建立工程，工程名可以與文件夾相同。（4）編譯編譯執(zhí)行Processing/Start/Compilation命令或按工具欄中的相應(yīng)按鈕對(duì)設(shè)計(jì)文件進(jìn)行編譯和改錯(cuò)。3、仿真在Quartus波形編輯方式下，編輯mux41.bdf的波形文件，并完成輸入信號(hào)D3、D2、D1和D0，控制信號(hào)S1和S0電平的設(shè)置。波形文件編輯結(jié)束后以mux41.vwf為波形文件名存盤(pán)。啟動(dòng)仿真器“Processing/Start Sim

5、ulation”命令，仿真開(kāi)始，觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。波形編輯文件與仿真報(bào)告文件（Simulation Report）是分開(kāi)的。4、引腳鎖定GW48-PK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)選擇的目標(biāo)芯片為EPC6Q240C8N，選擇的實(shí)驗(yàn)電路模式5(參閱附錄1)，并通過(guò)查閱附錄2有關(guān)芯片引腳對(duì)照表，確定引腳分別為：D3接PIO7(鎖定在第240腳)，D2接PIO6(鎖定在第239腳)，D1接PIO5(鎖定在第238腳)，D0接PIO4(鎖定在第237腳)，S1接PIO1(鎖定在第234腳)，S0接PIO0(鎖定在第233腳)，Y接PIO8(鎖定在第1腳)。5、編程下載與硬件驗(yàn)證最后存儲(chǔ)這些引腳

6、鎖定的信息后，必須再編譯（啟動(dòng)Start Compilation）一次，才能將引腳鎖定的信息編譯進(jìn)編程下載文件中完成引腳鎖定后。然后打開(kāi)GW48實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的電源，在菜單Tool中選擇Programmer，在彈出的對(duì)話(huà)框Mode欄中選擇JTAG 編程模式，再選擇下載文件，文件名為mux41.sof，最后單擊下載Start按鈕。下載成功后，選擇實(shí)驗(yàn)電路模式5，設(shè)定輸入信號(hào)D3-D0，改變S1和S0，觀察輸出Y的變化，硬件驗(yàn)證數(shù)據(jù)選擇器的功能是否正確。五、實(shí)驗(yàn)報(bào)告詳細(xì)敘述4選1數(shù)據(jù)選擇器的設(shè)計(jì)流程；給出仿真圖；最后給出硬件測(cè)試流程和結(jié)果（樣式見(jiàn)附錄3）。實(shí)驗(yàn)二 七人表決器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、初步

7、了解VHDL語(yǔ)言；2、學(xué)會(huì)用行為描述方式來(lái)設(shè)計(jì)電路。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)三、實(shí)驗(yàn)原理1、用七個(gè)開(kāi)關(guān)作為表決器的7個(gè)輸入變量，輸入變量為邏輯“1”時(shí)表示表決者“贊同”；輸入變量為“0”時(shí)，表示表決者“不贊同”。輸出邏輯“1”時(shí)，表示表決“通過(guò)”；輸出邏輯“0”時(shí)，表示表決“不通過(guò)”。當(dāng)表決器的七個(gè)輸入變量中有4個(gè)以上（含4個(gè)）為“1”時(shí)，則表決器輸出為“1”；否則為“0”。2、七人表決器設(shè)計(jì)方案很多，比如用多個(gè)全加器采用組合電路實(shí)現(xiàn)。用VHDL語(yǔ)言設(shè)計(jì)七人表決器時(shí)，也有多種選擇。常見(jiàn)的VHDL語(yǔ)言描述方式有行為描述、寄存器傳輸（RTL

8、）描述、結(jié)構(gòu)描述以及這幾種描述在一起的混合描述。我們可以用結(jié)構(gòu)描述的方式用多個(gè)全加器來(lái)實(shí)現(xiàn)電路，也可以用行為描述。3、采用行為描述時(shí)，可用一變量來(lái)表示選舉通過(guò)的總?cè)藬?shù)。當(dāng)選舉人大于或等于4時(shí)為通過(guò)，綠燈亮；反之不通過(guò)時(shí)，黃燈亮。描述時(shí)，只須檢查每一個(gè)輸入的狀態(tài)（通過(guò)為“1”不通過(guò)為“0”）并將這些狀態(tài)值相加，判斷狀態(tài)值和即可選擇輸出。四、實(shí)驗(yàn)內(nèi)容1. 編寫(xiě)上述電路的VHDL源程序，并進(jìn)行編譯。2. 鎖定引腳，建議選擇實(shí)驗(yàn)電路模式5。3. 編程下載與硬件驗(yàn)證。 五、設(shè)計(jì)提示1初次接觸VHDL語(yǔ)言應(yīng)注意語(yǔ)言程序的基本結(jié)構(gòu)，數(shù)據(jù)類(lèi)型及運(yùn)算操作符；2了解變量和信號(hào)的區(qū)別；3了解進(jìn)程內(nèi)部順序執(zhí)行語(yǔ)句及進(jìn)

9、程外部并行執(zhí)行語(yǔ)句的區(qū)別。六、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括七人表決器的工作原理敘述，程序設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程：給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)三 顯示電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；2、學(xué)習(xí)VHDL的多層設(shè)計(jì)方法。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)三、實(shí)驗(yàn)原理1、七段數(shù)碼顯示工作原理（共陰極接法）7 段數(shù)碼是純組合電路，通常的小規(guī)模專(zhuān)用IC，如74 或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2 進(jìn)制的，所以輸出表達(dá)都是

10、16 進(jìn)制的，為了滿(mǎn)足16 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。作為7 段譯碼器，輸出信號(hào)LED7S的7 位分別接數(shù)碼管的7 個(gè)段，高位在左，低位在右。例如當(dāng)LED7S 輸出為“1101101”時(shí)，數(shù)碼管的7 個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒(méi)有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h。2、顯示代碼概念 9的顯示代碼四、實(shí)驗(yàn)內(nèi)容1、編寫(xiě)7段譯碼器VHDL源程序。2、在Quartus軟件上編譯和仿真。3、鎖定管腳，建議選擇實(shí)驗(yàn)電路模式6，顯示譯碼輸出用數(shù)碼8 顯示

11、譯碼輸出(PIO46-PIO40)，鍵8、鍵7、鍵6 和鍵5 四位控制輸入。4編程下載與硬件驗(yàn)證。5、記錄系統(tǒng)仿真和硬件驗(yàn)證結(jié)果。五、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括7段譯碼器的工作原理敘述，程序設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程，給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)四 四位全加器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康耐ㄟ^(guò)實(shí)驗(yàn)讓學(xué)生熟悉Quartus的VHDL文本設(shè)計(jì)流程全過(guò)程，掌握組合邏輯電路的文本輸入設(shè)計(jì)法，通過(guò)對(duì)設(shè)計(jì)電路的仿真和硬件驗(yàn)證，讓學(xué)生進(jìn)一步了解加法器的功能。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)b sa

12、3 coutcinb sa 2 coutcinb sa 0 coutcin b sa 1 coutcinB3A3B2A2B1A1B0A0CinS3COS2S1S0C0 C0C2C0C1C0三、實(shí)驗(yàn)原理4位全加器可看作4個(gè)1位全加器串行構(gòu)成，具體連接方法如下圖所示：圖3-1 由1位全加器構(gòu)成4位全加器連接示意圖采用VHDL語(yǔ)言設(shè)計(jì)時(shí)調(diào)用其附帶的程序包，其系統(tǒng)內(nèi)部會(huì)自行生成此結(jié)構(gòu)。四、實(shí)驗(yàn)內(nèi)容4. 編寫(xiě)1位全加器full_add1的VHDL源程序，并進(jìn)行編譯。5. 利用元件例化語(yǔ)句編寫(xiě)4位全加器full_adder4的VHDL源程序，并進(jìn)行編譯和仿真。6. 鎖定引腳，建議選擇實(shí)驗(yàn)電路模式1：鍵1輸

13、入4位加數(shù)，鍵2輸入4位被加數(shù)，鍵8輸入Cin，數(shù)碼管5顯示相加和，D8顯示進(jìn)位CO。7. 編程下載與硬件驗(yàn)證。 五、設(shè)計(jì)提示調(diào)用STD_LOGIC_UNSIGNED包。先設(shè)計(jì)一個(gè)一位的全加器包括三個(gè)輸入端：a，b，cin（進(jìn)位輸入），兩個(gè)輸出端：s（和），cout（進(jìn)位輸出）。四位串行進(jìn)位的全加器可以利用四個(gè)一位的全加器搭建而成，其結(jié)構(gòu)如上圖所示，其輸入端口分別為a0,a1,a2,a3,b0,b1,b2,b3,cin輸出端口分別為s0,s1,s2,s3,cout。在實(shí)驗(yàn)中只需要先描述一位全加器，然后用component語(yǔ)句進(jìn)行元件說(shuō)明，再利用元件例化語(yǔ)句就可以實(shí)現(xiàn)四位的全加器。六、實(shí)驗(yàn)報(bào)告要

14、求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括4位全加器的工作原理敘述，程序設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程：給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)五 序列檢測(cè)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解狀態(tài)機(jī)的設(shè)計(jì)；2、用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)三、實(shí)驗(yàn)原理序列檢測(cè)器在數(shù)據(jù)通訊，雷達(dá)和遙測(cè)等領(lǐng)域中用于檢測(cè)同步識(shí)別標(biāo)志。它是用來(lái)檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)。當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收

15、到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過(guò)程中，任何一位不相等都將回到初始狀態(tài)重新開(kāi)始檢測(cè)。完成對(duì)序列數(shù)“11100101”的檢測(cè)，當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。四、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)序列檢測(cè)器原理并寫(xiě)出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè)8位檢測(cè)序列信號(hào)“11100101”的序列檢測(cè)器；3、畫(huà)出ASM圖；4、用VHDL語(yǔ)言編寫(xiě)出源程序；5、在Quartus軟件上編譯和仿真，6、鎖定引腳。建議選擇電路模式8，用鍵7（PIO11）控制復(fù)位信號(hào)

16、CLR；鍵6（PIO9）控制狀態(tài)機(jī)工作時(shí)鐘CLK；待檢測(cè)串行序列數(shù)輸入DIN 接PIO10(左移，最高位在前)；指示輸出AB接PIO39PIO36（顯示于數(shù)碼管6）。下載后：按實(shí)驗(yàn)板“系統(tǒng)復(fù)位”鍵；用鍵2 和鍵1 輸入2 位十六進(jìn)制待測(cè)序列數(shù)“11100101”；按鍵7 復(fù)位（平時(shí)數(shù)碼6 指示顯“B”）；按鍵6（CLK） 8次，這時(shí)若串行輸入的8 位二進(jìn)制序列碼（顯示于數(shù)碼2/1 和發(fā)光管D8D0）與預(yù)置碼“11100101”相同，則數(shù)碼管6 應(yīng)從原來(lái)的B變成A，表示序列檢測(cè)正確，否則仍為B。7、編程下載與硬件驗(yàn)證。四、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括序列檢測(cè)器原理的敘述，程序

17、設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程，給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。、實(shí)驗(yàn)六 分頻器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)三、實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。三、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)數(shù)控分頻器原理并寫(xiě)出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè)數(shù)控分頻器；3、用VHDL語(yǔ)言編寫(xiě)出源程序；4、在Quartus軟件上編譯和仿

18、真；5、鎖定引腳和硬件驗(yàn)證。建議選擇電路模式1，鍵2/鍵1 負(fù)責(zé)輸入8位預(yù)置數(shù)D(PIO7-PIO0)；CLK由clock0 輸入，頻率選65536Hz 或更高(確保分頻后落在音頻范圍)；輸出FOUT 接揚(yáng)聲器(SPKER)。編譯下載后進(jìn)行硬件測(cè)試：改變鍵2/鍵1 的輸入值，可聽(tīng)到不同音調(diào)的聲音。四、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括分頻器原理的敘述，程序設(shè)計(jì)、軟件編譯、仿真分析和詳細(xì)實(shí)驗(yàn)過(guò)程，給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)七 步進(jìn)電機(jī)設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)用FPGA實(shí)現(xiàn)步進(jìn)電機(jī)的驅(qū)動(dòng)和細(xì)分控制二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)

19、驗(yàn)開(kāi)發(fā)系統(tǒng)3、排線(xiàn)四根三、實(shí)驗(yàn)原理步進(jìn)電機(jī)作為一種電脈沖角位移的轉(zhuǎn)換元件，由于具有價(jià)格低廉、易于控制、無(wú)積累誤差和計(jì)算機(jī)接口方便等優(yōu)點(diǎn)，在機(jī)械、儀表、工業(yè)控制等領(lǐng)域中獲得了廣泛的應(yīng)用。利用FPGA設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路PWM電流波形，對(duì)多相步進(jìn)電機(jī)進(jìn)行靈活的控制。通過(guò)改變控制波形表的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù)，可提高技術(shù)精度，從而可以對(duì)步進(jìn)電機(jī)的步進(jìn)轉(zhuǎn)角進(jìn)行任意細(xì)分，實(shí)現(xiàn)步進(jìn)轉(zhuǎn)角的精確控制。用FPGA實(shí)現(xiàn)多路PWM控制，無(wú)須外接D/A轉(zhuǎn)換器，使外圍控制電路大大簡(jiǎn)化，控制方式簡(jiǎn)潔，控制精度高，控制效果好。用單片機(jī)和DSP的控制都難以達(dá)到同樣地控制效果。三、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)步進(jìn)電機(jī)原理

20、，詳細(xì)看教材P390P396.2、設(shè)計(jì)一個(gè)步進(jìn)電機(jī)控制器；用VHDL語(yǔ)言編寫(xiě)出源程序；在Quartus軟件上編譯和仿真鎖定引腳、編程下載與硬件驗(yàn)證。3、對(duì)步進(jìn)電機(jī)控制器的原理進(jìn)行敘述，程序設(shè)計(jì)、軟件編譯、仿真分析硬件測(cè)試。4、鎖定引腳和硬件驗(yàn)證。建議選擇電路模式5，CLK0接clock0，選擇4Hz；CLK5接clock5，選擇32768Hz；S接PIO6（鍵7），控制步進(jìn)電機(jī)細(xì)分旋轉(zhuǎn)（1/8細(xì)分，2.25度/步），或不細(xì)分旋轉(zhuǎn)（18度/步）；U_D接PIO7（鍵8），控制旋轉(zhuǎn)方向。步進(jìn)電機(jī)的四個(gè)相Ap、Bp、Cp、Dp（對(duì)應(yīng)程序中的Y0、Y1、Y2、Y3）分別與PIO64,PIO65,PIO

21、66,PIO67相接。四、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)原理，程序設(shè)計(jì)、軟件編譯、仿真分析和詳細(xì)實(shí)驗(yàn)過(guò)程，給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。原理圖：仿真波形：引腳匹配：實(shí)驗(yàn)八 8051/89c51核及片上系統(tǒng)設(shè)計(jì)基于8051單片機(jī)IP核的等精度頻率計(jì)單片機(jī)系統(tǒng)設(shè)計(jì)（LCD顯示）一、實(shí)驗(yàn)?zāi)康牧私庖壕э@示器的使用方法，了解等精度頻率計(jì)原理，了解FPGA8051內(nèi)核及其外圍器件的基本結(jié)構(gòu)。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)3、排線(xiàn)14根，長(zhǎng)跳線(xiàn)1根三、實(shí)驗(yàn)原理利用8051單片機(jī)核，能將圖（1）（課本P324圖10-17）中的主要元件集成在單片機(jī)FPGA中。圖（1）是一個(gè)含有等精度頻率計(jì)測(cè)試模塊的8051單片機(jī)系統(tǒng)，圖中ETESTER模塊的VHDL程序參看課本P318（例10-39）。單片機(jī)時(shí)鐘由嵌入式鎖相環(huán)提供，設(shè)在40MHz。三、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)等精度頻率計(jì)/相位計(jì)設(shè)計(jì)和液晶顯示器的使用方法，詳細(xì)看教材P315P325和百度。2、按圖（1）在自己新建的工程中設(shè)計(jì)好電路圖。3、用C語(yǔ)言編程，