第2章_VHDL設(shè)計(jì)初步

1、本章重點(diǎn)將本章重點(diǎn)將介紹介紹VHDL基本的語(yǔ)法基本的語(yǔ)法結(jié)構(gòu)結(jié)構(gòu) 什么是什么是VHDL？Very high speed integrated Hardware Description Language (VHDL) 是IEEE、工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言 用語(yǔ)言的方式而非圖形等方式描述硬件電路 容易修改 容易保存 特別適合于設(shè)計(jì)的電路有： 復(fù)雜組合邏輯電路，如： 譯碼器、編碼器、加減法器、多路選擇器、地址譯碼器. 狀態(tài)機(jī) 等等.- VHDL is what you write is what functional you get “ tell me how your circuit should b

2、ehave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement 原理圖輸入與原理圖輸入與 VHDL文本輸入設(shè)計(jì)的區(qū)別文本輸入設(shè)計(jì)的區(qū)別- Graphic is what you draw is what you get“ tell me what hardware you want and I will give it to you” VHDL的功能和標(biāo)準(zhǔn)的功能和標(biāo)準(zhǔn) VHDL 描述 輸入端口

3、輸出端口 電路的行為和功能 VHDL有過(guò)兩個(gè)標(biāo)準(zhǔn)： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) Why using VHDL instead of Graphic Easy to Modify It is more powerful than Graphic VHDL is a portable language because is device independent the same code can be applied to Device manufactured by Com

4、pany A or Company B 【例2-1】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ;實(shí)體結(jié)構(gòu)體2.1 多路選擇器多路選擇器VHDL描述描述圖圖2-1 mux21a實(shí)體實(shí)體圖圖2-2 mux21a結(jié)構(gòu)體結(jié)構(gòu)體2.

5、1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述IEEE庫(kù)使用說(shuō)明2.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述【例例2-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ;【例【例2-3】 . . . ARCHIT

6、ECTURE one OF mux21a IS BEGIN y = (a AND (NOT s) OR (b AND s) ; END ARCHITECTURE one;2.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述【例【例2-4】ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END

7、PROCESS;END ARCHITECTURE one ;2.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述圖圖2-3 mux21a功能時(shí)序波形功能時(shí)序波形2.1.2 VHDL設(shè)計(jì)的基本概念和相關(guān)語(yǔ)句說(shuō)明設(shè)計(jì)的基本概念和相關(guān)語(yǔ)句說(shuō)明數(shù)據(jù)類型信號(hào)賦值符條件比較符實(shí)體結(jié)構(gòu)體端口定義端口模式邏輯操作符IF條件語(yǔ)句進(jìn)程語(yǔ)句VHDL庫(kù)程序包1 . VHDL1 . VHDL庫(kù)庫(kù)庫(kù)的種類庫(kù)的種類1. 1. IEEEIEEE庫(kù)庫(kù)2. 2. STDSTD庫(kù)庫(kù)3. 3. WORKWORK庫(kù)庫(kù)4. 4. VITALVITAL庫(kù)庫(kù)庫(kù)的用法庫(kù)的用法USE語(yǔ)句的使用有兩種常用格式： USE 庫(kù)名庫(kù)名.程序包名

8、程序包名.項(xiàng)目名項(xiàng)目名 ； USE 庫(kù)名庫(kù)名.程序包名程序包名.ALL ； LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.STD_ULOGIC ; USE IEEE.STD_LOGIC_1164.RISING_EDGE ; 2. VHDL2. VHDL程序包程序包程序包程序包常數(shù)說(shuō)明常數(shù)說(shuō)明VHDL數(shù)據(jù)類型說(shuō)明數(shù)據(jù)類型說(shuō)明元件定義元件定義子程序子程序定義程序包的一般語(yǔ)句結(jié)構(gòu)如下： PACKAGE PACKAGE 程序包名程序包名 IS - IS - 程序包首程序包首 程序包首說(shuō)明部分程序包首說(shuō)明部分 END END 程序包名程序包名; ; PACKAGE BOD

9、Y PACKAGE BODY 程序包名程序包名 IS - IS - 程序包體程序包體 程序包體說(shuō)明部分以及包體內(nèi)程序包體說(shuō)明部分以及包體內(nèi) END END 程序包名程序包名; ;常用的預(yù)定常用的預(yù)定義的程序包義的程序包STD_LOGIC_1164程序包程序包STD_LOGIC_ARITH程序包程序包STD_LOGIC_UNSIGNED和和STD_LOGIC_SIGNED程序包程序包STANDARD和和TEXTIO程序包程序包3 3 實(shí)體語(yǔ)句結(jié)構(gòu)實(shí)體語(yǔ)句結(jié)構(gòu)實(shí)體說(shuō)明單元的一般語(yǔ)句結(jié)構(gòu)：實(shí)體說(shuō)明單元的一般語(yǔ)句結(jié)構(gòu)： ENTITY ENTITY 實(shí)體名實(shí)體名 ISIS GENERIC ( GENER

10、IC ( 類屬表類屬表 ); ); PORT ( PORT ( 端口表端口表 ); ); END ENTITY END ENTITY 實(shí)體名實(shí)體名; ;4. PORT4. PORT（端口）說(shuō)明端口）說(shuō)明PORT ( PORT ( 端口名端口名 : : 端口模式端口模式 數(shù)據(jù)類型數(shù)據(jù)類型 ; ; 端口名端口名 : : 端口模式端口模式 數(shù)據(jù)類型數(shù)據(jù)類型 ) ; ) ; 其中的端口名是設(shè)計(jì)者為實(shí)體的每一個(gè)對(duì)外通道所取的名字，端口模式是指這些通道上的數(shù)據(jù)流動(dòng)方式。數(shù)據(jù)類型是指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式或取值類型，VHDL要求只有相同數(shù)據(jù)類型的端口信號(hào)和操作數(shù)才能相互作用。 由于由于PORTPORT說(shuō)

11、明語(yǔ)句是對(duì)一個(gè)設(shè)計(jì)實(shí)體界面的說(shuō)明及對(duì)設(shè)計(jì)說(shuō)明語(yǔ)句是對(duì)一個(gè)設(shè)計(jì)實(shí)體界面的說(shuō)明及對(duì)設(shè)計(jì)實(shí)體與外部電路的接口通道的說(shuō)明，其中包括對(duì)每一接口的實(shí)體與外部電路的接口通道的說(shuō)明，其中包括對(duì)每一接口的輸入輸出模式和數(shù)據(jù)類型的定義。其格式如下：輸入輸出模式和數(shù)據(jù)類型的定義。其格式如下：5. 5. 端口模式端口模式INOUTINOUTBUFFER1. 1. 布爾布爾( (BOOLEAN)BOOLEAN)數(shù)據(jù)類型數(shù)據(jù)類型2. 2. 位位( (BIT)BIT)數(shù)據(jù)類型數(shù)據(jù)類型3. 3. 位矢量位矢量( (BIT_VECTOR)BIT_VECTOR)數(shù)據(jù)類型數(shù)據(jù)類型4. 4. 字符字符( (CHARACTER)CHA

12、RACTER)數(shù)據(jù)類型數(shù)據(jù)類型5. 5. 整數(shù)整數(shù)( (INTEGER)INTEGER)數(shù)據(jù)類型數(shù)據(jù)類型6. 6. 實(shí)數(shù)實(shí)數(shù)( (REAL)REAL)數(shù)據(jù)類型數(shù)據(jù)類型6. 6. 數(shù)據(jù)類型數(shù)據(jù)類型 VHDL的預(yù)定的預(yù)定義數(shù)據(jù)義數(shù)據(jù)類型類型7. 7. 字符串字符串( (STRING)STRING)數(shù)據(jù)類型數(shù)據(jù)類型8. 8. 時(shí)間時(shí)間( (TIME)TIME)數(shù)據(jù)類型數(shù)據(jù)類型IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量1. 1. 標(biāo)準(zhǔn)邏輯位標(biāo)準(zhǔn)邏輯位STD_LOGICSTD_LOGIC數(shù)據(jù)類型數(shù)據(jù)類型2. 2. 標(biāo)準(zhǔn)邏輯矢量標(biāo)準(zhǔn)邏輯矢量( (STD_LOGIC_VECTOR)STD_LOGI

13、C_VECTOR)數(shù)據(jù)類型數(shù)據(jù)類型STD_LOGIC_VECTOR類型定義如下：TYPE STD_LOGIC_VECTOR IS ARRAY ( NATURAL RANGE ) OF STD_LOGIC ;7. 7. 結(jié)構(gòu)體結(jié)構(gòu)體結(jié)構(gòu)體的組成部分是：結(jié)構(gòu)體的組成部分是： 對(duì)數(shù)據(jù)類型、常數(shù)、信號(hào)、子程序和元件等元素的說(shuō)明對(duì)數(shù)據(jù)類型、常數(shù)、信號(hào)、子程序和元件等元素的說(shuō)明部分。部分。 描述實(shí)體邏輯行為的、以各種不同的描述風(fēng)格表達(dá)的功描述實(shí)體邏輯行為的、以各種不同的描述風(fēng)格表達(dá)的功能描述語(yǔ)句。能描述語(yǔ)句。 以元件例化語(yǔ)句為特征的外部元件（設(shè)計(jì)實(shí)體）端口間以元件例化語(yǔ)句為特征的外部元件（設(shè)計(jì)實(shí)體）端口間

14、的連接的連接。1. 1. 結(jié)構(gòu)體的一般語(yǔ)言格式結(jié)構(gòu)體的一般語(yǔ)言格式ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實(shí)體名實(shí)體名 IS 說(shuō)明語(yǔ)句說(shuō)明語(yǔ)句BEGIN 功能描述語(yǔ)句功能描述語(yǔ)句END ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名;9. 9. 邏輯操作符邏輯操作符ANDAND、OROR、NOTNOT10. IF_THEN10. IF_THEN條件語(yǔ)句條件語(yǔ)句11. WHEN_ELSE11. WHEN_ELSE條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句賦值目標(biāo)賦值目標(biāo) = 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE . 表達(dá)式表達(dá)式 ；1

15、2. PROCESS12. PROCESS進(jìn)程語(yǔ)句和順序語(yǔ)句進(jìn)程語(yǔ)句和順序語(yǔ)句8. 8. 信號(hào)傳輸信號(hào)傳輸( (賦值賦值) )符號(hào)和數(shù)據(jù)比較符號(hào)符號(hào)和數(shù)據(jù)比較符號(hào)2.2 寄存器描述及其寄存器描述及其VHDL語(yǔ)言現(xiàn)象語(yǔ)言現(xiàn)象2.2.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述【例【例2-5】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 I

16、S SIGNAL Q1 : STD_LOGIC ; -類似于在芯片內(nèi)部定類似于在芯片內(nèi)部定-義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn)義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS ; END bhv;比較用5種不同語(yǔ)句的D觸發(fā)器VHDL程序Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body of

17、test1 issignal q1 : bit ;beginprocess (clk)begin if clk=1 AND clklast_value=0 then q1 = d; end if; q = q1 ;end process;end test1_body; LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body of test1 isbeginprocess (clk,d)begin if risin

18、g_edge(clk) then q = d; end if;end process;end test1_body;Entity test1 isport (clk : in bit; d : in bit; q : out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk，d)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;Entity test1 isport (clk : in bit; d

19、: in bit; q : out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;How Many Registers?LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY test1 IS PORT( CP,D : IN STD_LOGIC; Q

20、: OUT STD_LOGIC );END test1;ARCHITECTURE a OF test1 ISBEGIN PROCESS(CP) BEGIN IF CPEVENT AND CP=1 THEN Q=D; END IF; END PROCESS;END a;范例程序范例程序:（程序文件（程序文件EDAch6_1_1.vhd）綜合后的綜合后的D觸發(fā)器的觸發(fā)器的RTL圖圖D 觸發(fā)器的時(shí)序圖觸發(fā)器的時(shí)序圖上升沿有效 仿真結(jié)果說(shuō)明：仿真結(jié)果說(shuō)明：（1） 上述仿真結(jié)果在時(shí)間上述仿真結(jié)果在時(shí)間20ns時(shí)，輸入信號(hào)時(shí)，輸入信號(hào)D以是以是1狀態(tài)，狀態(tài)，但是由于但是由于“時(shí)鐘脈沖信號(hào)時(shí)鐘脈沖信號(hào)CP”

21、這是不是處于上升沿，所以必這是不是處于上升沿，所以必須等到時(shí)間軸須等到時(shí)間軸30ns地方，才會(huì)輸出信號(hào)地方，才會(huì)輸出信號(hào)Q變成變成1，不，不過(guò)由于芯片的傳輸延遲效過(guò)由于芯片的傳輸延遲效應(yīng)，最后是在應(yīng)，最后是在35ns處才會(huì)產(chǎn)生處才會(huì)產(chǎn)生1。（2） 在時(shí)間軸在時(shí)間軸110ns處，輸入信號(hào)處，輸入信號(hào)D和時(shí)鐘脈沖信號(hào)同時(shí)和時(shí)鐘脈沖信號(hào)同時(shí)出現(xiàn)是出現(xiàn)是1狀態(tài)，但這上升沿的瞬間十分短暫，由仿真結(jié)果知狀態(tài)，但這上升沿的瞬間十分短暫，由仿真結(jié)果知道，輸出信號(hào)道，輸出信號(hào)Q必須等到下一時(shí)鐘脈沖上升沿之后，才會(huì)出必須等到下一時(shí)鐘脈沖上升沿之后，才會(huì)出現(xiàn)現(xiàn)1狀態(tài)。狀態(tài)。（3） 在時(shí)間軸在時(shí)間軸200ns之后，由

22、于沒(méi)有時(shí)鐘脈沖信號(hào)之后，由于沒(méi)有時(shí)鐘脈沖信號(hào)CP，這，這時(shí)不論時(shí)不論D的輸入為何，輸出信號(hào)的輸入為何，輸出信號(hào)Q狀態(tài)一直保持不變。狀態(tài)一直保持不變。數(shù)據(jù)對(duì)象信號(hào)屬性時(shí)鐘檢測(cè)時(shí)序電路2.2.2 VHDL設(shè)計(jì)的基本概念和相關(guān)語(yǔ)句說(shuō)明設(shè)計(jì)的基本概念和相關(guān)語(yǔ)句說(shuō)明1. SIGNAL1. SIGNAL信號(hào)定義和數(shù)據(jù)對(duì)象信號(hào)定義和數(shù)據(jù)對(duì)象【例2-6】ARCHITECTURE bhv OF DFF1 IS SIGNAL Q：STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS

23、 ;END ;2. 2. 上升沿檢測(cè)表達(dá)式和信號(hào)屬性函數(shù)上升沿檢測(cè)表達(dá)式和信號(hào)屬性函數(shù)EVENTEVENT 關(guān)鍵詞EVENT是信號(hào)屬性，VHDL通過(guò)以下表達(dá)式來(lái)測(cè)定某信號(hào)的跳變邊沿： EVENTEVENT3. 3. 不完整條件語(yǔ)句與時(shí)序電路不完整條件語(yǔ)句與時(shí)序電路【例【例2-7】ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSI

24、F a1 b1 THEN q1 = 0 ;- 未提及當(dāng)未提及當(dāng)a1=b1時(shí)，時(shí)，q1作何操作作何操作END IF; END PROCESS ;END ;3. 3. 不完整條件語(yǔ)句與時(shí)序電路不完整條件語(yǔ)句與時(shí)序電路圖圖2-7 例例2-7的電路圖的電路圖2.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表達(dá)方式不同表達(dá)方式【例【例2-9】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -確保確保CLK的變化是一次上升沿的跳變的變化是一次上升沿的跳變 END IF; END PROCESS

25、 ;【例【例2-10】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 THEN Q = D ; END IF; END PROCESS ;2.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表達(dá)方式不同表達(dá)方式【例【例2-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SI

26、GNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) - CLK的數(shù)據(jù)類型必須是的數(shù)據(jù)類型必須是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ;2.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表達(dá)方式不同表達(dá)方式【例2-12】 . PROCESS BEGIN wait until CLK = 1 ; -利用利用wait語(yǔ)句語(yǔ)句 Q = D ; END PROCESS;【例2-13】. PROCESS (CLK) BEGIN IF CLK =

27、 1 THEN Q = D ; -利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)CLK的邊沿檢測(cè)的邊沿檢測(cè) END IF; END PROCESS ;【例2-14】. PROCESS (CLK，D) BEGIN IF CLK = 1 -電平觸發(fā)型寄存器電平觸發(fā)型寄存器 THEN Q = D ; END IF; END PROCESS ;2.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表達(dá)方式不同表達(dá)方式圖圖5-7 邊沿型觸發(fā)器時(shí)序波形邊沿型觸發(fā)器時(shí)序波形圖圖5-8 電平觸發(fā)型寄存器的時(shí)序波形電平觸發(fā)型寄存器的時(shí)序波形數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象信號(hào)信號(hào)Signal 和變量和變量 Variable S

28、ignal Assignment receive the assign value after a period of time Variable Assignment happens immediately when the statement is executed, no delaySignals vs. Variables1、 Variables賦值是直接的、立即生效的、沒(méi)有延遲的；而Signals賦值則是有一定延遲的。2、 Variables只有當(dāng)前值；而Signals除當(dāng)前值外還有許多相關(guān)的信息，如歷史信息（保存在預(yù)定義屬性中）和波形值。3、進(jìn)程對(duì)Signals敏感而對(duì)Variables不敏感。4、 Variables只在定義它的進(jìn)程、過(guò)程和函數(shù)中可見(jiàn)；而Signals則可以使多個(gè)進(jìn)程的全局信號(hào)。5、 Variables在硬件中沒(méi)有一定的對(duì)應(yīng)關(guān)系，主要用于硬件特性的高層次建模所需要的計(jì)算中；而Signals是硬件中連線的抽象描述，功能是保存變化的數(shù)據(jù)值和連接子元件，信號(hào)在元件的端口連接元件。【例2-14】（程序文件（程序文件/EDA/ch2_2_2.vhd）LIBRARY IEEE