SERDES FPGA設(shè)計手冊

1、編 號： 版 本：V0.2 頁 數(shù)：共 頁 密 級：SERDES FPGA設(shè)計手冊更改記錄版本擬制/更改審核批準(zhǔn)生效日期更改內(nèi)容V0.1兜福2013.7.19創(chuàng)建文檔V0.2兜福2013.9.11添加補(bǔ)充了OSERDES部分，未完待續(xù)；注：作者兜福郵箱：zouxingyu705，多多交流，共同進(jìn)步。目錄SERDES FPGA設(shè)計手冊1目錄31目的62范圍63術(shù)語64SERDES基礎(chǔ)知識65SERDES應(yīng)用指南65.1ISERDES75.1.1ISERDES基元75.1.2ISERDES基元的時鐘解決方案105.2OSERDES115.2.1OSERDES組成功能模塊125.2.2OSERDES

2、基元135.2.3OSERDES基元的時鐘解決方案156SERDES應(yīng)用指南156.1ISERDES設(shè)計156.1.1單個ISERDES單元設(shè)計(SDR)156.1.1.1ISERDES配置參數(shù)156.1.1.2設(shè)計思想186.1.1.3仿真結(jié)果196.1.1.4ISERDES數(shù)據(jù)時序206.1.1.4.1ISERDES輸入數(shù)據(jù)時序206.1.1.4.1ISERDES輸出數(shù)據(jù)時序216.1.2單個ISERDES單元設(shè)計(DDR)226.1.2.1ISERDES配置參數(shù)226.1.2.2設(shè)計思想226.1.2.3仿真結(jié)果226.1.3ISERDES寬度擴(kuò)展226.1.3.1設(shè)計實例236.1.3

3、.2仿真結(jié)果266.2OSERDES設(shè)計266.2.1單個OSERDES單元設(shè)計(SDR)266.2.1.1OSERDES配置參數(shù)266.2.1.2設(shè)計思想286.2.1.3仿真結(jié)果296.2.1.1OSERDES基元SDR模式時序296.2.2單個OSERDES單元設(shè)計(DDR)296.2.2.1OSERDES配置參數(shù)306.2.2.2設(shè)計思想306.2.2.3仿真結(jié)果306.2.2.1OSERDES基元SDR模式時序316.2.3OSERDES寬度擴(kuò)展316.2.3.1設(shè)計實例316.2.3.1仿真結(jié)果331 目的為了學(xué)習(xí)xilinx serdes原語的使用，以及交流學(xué)習(xí)經(jīng)驗，在工程項目中

4、方便的應(yīng)用SERDES進(jìn)行設(shè)計，故編寫此文檔。2 范圍本文檔所介紹的SERDES原語內(nèi)容，適用于Xilinx V5系列器件。3 術(shù)語ISERDES：串并轉(zhuǎn)換器。OSERDES：并串轉(zhuǎn)換器。4 SERDES基礎(chǔ)知識待補(bǔ)充。5 SERDES應(yīng)用指南5.1 ISERDES5.1.1 ISERDES基元圖 1 ISERDES基元圖 2 ISERDES內(nèi)部組成單元結(jié)構(gòu)框圖圖 3 當(dāng)使用Memory模型是ISERDES內(nèi)部的連接情況表 1 ISERDES端口列表Port NameTypeWidthDescriptionQ1-Q6Output1(each)寄存器輸出SHIFTOUT1Output1進(jìn)位輸出，

5、用于數(shù)據(jù)寬度的擴(kuò)展。連接到從IOB的SHIFIN1。SHIFTOUT2Output1進(jìn)位輸出，用于數(shù)據(jù)寬度的擴(kuò)展。連接到從IOB的SHIFIN2。BITSLIPInput1啟動bitslip操作CE1CE2Input1(each)時鐘使能輸入CLKInput1高速時鐘輸入，對串行輸入數(shù)據(jù)流進(jìn)行時鐘控制。CLKBInput 1高速時鐘第二輸入，對串行輸入的數(shù)據(jù)流進(jìn)行時鐘控制?？偸沁B接CLK。CLKDIVInput 1時鐘CLK的分頻時鐘，取決于解串的數(shù)據(jù)寬度?？刂浦舆t單元、解串?dāng)?shù)據(jù)、Bitslip子模塊和CE單元進(jìn)行時鐘控制。DInput1來自IOB的串行輸入數(shù)據(jù)。OCLKInput1用于存儲

6、器應(yīng)用的高速時鐘輸入，該信號只有在INTERFACE_TYPE屬性配置為("MEMORY")時，才可用；配置為”NETWORKING”時，直接賦0值即可。SHIFTIN1Input1用于數(shù)據(jù)擴(kuò)展的進(jìn)位輸入，連接到主IOB的SHIFTOUT1。SHIFTIN2Input1用于數(shù)據(jù)擴(kuò)展的進(jìn)位輸入，連接到主IOB的SHIFTOUT2。RSTInput1異步復(fù)位輸入，高有效。表 2 ISERDES屬性列表Atrribute NameEescriptionValueDefault ValueBITSLIP_ENABLE允許用戶使用或者忽略bitslip子模塊。該屬性在INTERFAC

7、E_TYPE屬性配置為MEMORY時必須配置為FALSE，在配置為NETWORKING時必須配置為TURE。字符串：TURE或FALSEFALSEDATA_RATE允許將輸入的數(shù)據(jù)流作為”DDR”或者”SDR”來進(jìn)行處理。字符串：DDR或SDRDDRDATA_WIDTH定義串并轉(zhuǎn)換的寬度，合法的值取決于DATA_RATE的配置（SDR或者DDR）。如果 DATA_RATE = DDR，則此值限制為 4、6、8 或 10。如果DATA_RATE = SDR，則此值限制為 2、3、4、5、6、7 或 8。 4INTERFACE_TYPE選擇ISERDES的使用說明字符串：MEMORY或NETWOR

8、KINGMEMORYNUM_CE定義時鐘使能數(shù)整數(shù)：1或22SERDES_MODE當(dāng)使用寬度擴(kuò)展時定義SERDES是主模塊，還是從模塊。字符串：MASTER或SLAVE。MASTER表 3 推薦的數(shù)據(jù)寬度配置5.1.2 ISERDES基元的時鐘解決方案CLK和CLKDIV的相位關(guān)系，在串并轉(zhuǎn)換的過程中是非常重要的。CLK和CLKDIV的相位關(guān)系應(yīng)該是理想對齊的。FPGA中存在這樣的時鐘模塊單元來設(shè)計滿足CLK和CLKDIV的相位關(guān)系。在networking模式下，解決時鐘相位關(guān)系的唯一辦法是： CLK driven by BUFIO, CLKDIV driven by BUFR CLK dri

9、ven by DCM, CLKDIV driven by the CLKDV output of the same DCM CLK driven by PLL, CLKDIV driven by CLKOUT0:5 of same PLL在Memory Interface模式下，解決時鐘相位關(guān)系的唯一辦法是： CLK driven by BUFIO or BUFG OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM OCLK driven by PLL and CLKDIV driven by CLKOUT0:5 o

10、f same PLL 圖 4 控制CLK和CLKDIV相位對齊的時鐘解決方案/補(bǔ)充文檔內(nèi)容從以下區(qū)域進(jìn)行添加5.2 OSERDESOSERDES：輸出并串轉(zhuǎn)換器邏輯資源，具有專門用來幫助實現(xiàn)源同步接口的待定時鐘控制和邏輯資源。每個OSERDES模塊包含一個用戶數(shù)據(jù)和三態(tài)控制的專用串行器。數(shù)據(jù)和專用串行器都可以配置成SDR和DDR模式。數(shù)據(jù)串行化可大6：1，如果使用“OSERDES寬度擴(kuò)展，則是10：1”。三態(tài)串行化可達(dá)4：1。5.2.1 OSERDES組成功能模塊圖 OSERDES功能框圖在OSERDES并串轉(zhuǎn)換過程中，并行數(shù)據(jù)串行化是從數(shù)據(jù)引入引腳的最低位到最高位的順序進(jìn)行的（即D1輸入引腳

11、上的數(shù)據(jù)傳輸?shù)絆Q引腳的首位）。OSERDES使用CLK和CLKDIV兩個時鐘進(jìn)行數(shù)據(jù)速率轉(zhuǎn)換。CLK是高速串行時鐘；CLKDIV是分頻并行時鐘。假定CLK和CLKDIV相位對齊，表*所示為各種模式下CLK與CLKDIV之間的關(guān)系。表* 并串轉(zhuǎn)換器的clk/clkdiv關(guān)系SDR模式下的輸入數(shù)據(jù)寬度輸出DDR模式下的輸入數(shù)據(jù)寬度輸出CLKCLKDIV242XX363XX484XX5105XX66XX77XX88XXOSERDES延遲Oserdes模塊的輸入到輸出延遲取決于DATA_RATE和DATA_WIDTH屬性。延遲的定義是，并行數(shù)據(jù)樣本輸入OSERDES所需的慢時鐘(CLKDIV)周期數(shù)

12、，后加OSERDES在并行數(shù)據(jù)采樣之后將第一個串行數(shù)據(jù)送入OQ輸出所需的快時鐘(CLK)周期數(shù)。表××概述了各種OSERDES延遲值。5.2.2 OSERDES基元圖 oserdes基元端口名稱類型寬度描述OQ輸出output1數(shù)據(jù)通路輸出，并轉(zhuǎn)串后的串行輸出。SHIFTOUT1輸出1數(shù)據(jù)寬度擴(kuò)展的進(jìn)位輸出，連接到主OSERDES的SHIFTIN1。SHIFTOUT2輸出1數(shù)據(jù)寬度擴(kuò)展的進(jìn)位輸出，連接到主OSERDES的SHIFTIN2。TQ輸出1三態(tài)控制輸出CLK輸入1高速時鐘輸入，驅(qū)動并串轉(zhuǎn)換器的串行側(cè)。CLKDIV輸入1分頻時鐘輸入。對延遲單元，解串?dāng)?shù)據(jù)，Bitsli

13、p自模塊和CE單元進(jìn)行時鐘控制。為CLK端口所連接時鐘的分頻版本，分頻大小根據(jù)數(shù)據(jù)轉(zhuǎn)換寬度而定。CLKDIV驅(qū)動驅(qū)動并串轉(zhuǎn)換器的并行側(cè)。D1-D6輸入1/port并行數(shù)據(jù)輸入。D1將最先出現(xiàn)在串行輸出口OQ上。所有并行數(shù)據(jù)全通過D1-D6進(jìn)入OSERDES模塊。OCE輸入1輸出數(shù)據(jù)時鐘使能，高有效。該信號可以作為輸入OSERDES基元內(nèi)的并行數(shù)據(jù)的同步有效標(biāo)志，并可以同時輸出到接收轉(zhuǎn)換后的串行數(shù)據(jù)的一方，作為一個有效數(shù)據(jù)的起始位置的判斷標(biāo)志。REV輸入1反轉(zhuǎn)SR引腳。OSERDES模塊中沒有此端口。SHIFTIN1輸入1數(shù)據(jù)寬度擴(kuò)展的進(jìn)位輸入，連接到從OSERDES的SHIFTOUT1。SHI

14、FTIN2輸入1數(shù)據(jù)寬度擴(kuò)展的進(jìn)位輸入，連接到從OSERDES的SHIFTOUT2。SR輸入1設(shè)置/復(fù)位。在OSERDES模塊中，此引腳只作為異步復(fù)位。T1-T4輸入1/port并行三態(tài)輸入。所有并行三態(tài)信號，都通過端口T1到T4進(jìn)入OSERDES模塊。此端口連接到FPGA內(nèi)部資源，可以配置成一位或者四位。TCE輸入1三態(tài)控制通路時鐘使能，高有效。5.2.3 OSERDES基元的時鐘解決方案6 SERDES應(yīng)用指南6.1 ISERDES設(shè)計6.1.1 單個ISERDES單元設(shè)計(SDR)6.1.1.1 ISERDES配置參數(shù)Iserdes仿真設(shè)計的練習(xí)中將iserdes的參數(shù)配置為圖XX中的參

15、數(shù)，具體參數(shù)釋義如表XX所示。 圖 XX表 XX參數(shù)值 意義BITSLIP_ENABLETRUE Bitslip控制器的使能。如果INTERFACE_TYPE配置為memory，則必須配置為FALSE；如果INTERFACE_TYPE配置為networking，則必須配置為TURE。在本次設(shè)計里將接口類型配置為了networking類型。DATA_RATE SDR指定將輸入的數(shù)據(jù)作為”SDR”或是”DDR”處理。SDR - 單倍數(shù)據(jù)數(shù)據(jù)；DDR - 雙倍數(shù)據(jù)速率；本設(shè)計中設(shè)置為單倍數(shù)據(jù)速率，即SDR。INTERFACE_TYPE NETWORKING使用的數(shù)據(jù)傳輸模型?？蛇x配置為："

16、MEMORY" - 需要用到OCLK； "NETWORKING" - 不需要用到OCLK；本設(shè)計中配置為NETWORKING。IOBDELAYNONE待補(bǔ)充 IOBDELAY_TYPEDEFAULT待補(bǔ)充IODELAY_VALUE0待補(bǔ)充NUM_CE1定義設(shè)計中使用的時鐘使能的個數(shù)。具體參考ISERDES結(jié)構(gòu)中的時鐘模塊的時鐘使能CE1和CE2設(shè)計。本設(shè)計配置為”1”，使用一個時鐘使能。SERDES_MODEMASTER設(shè)置當(dāng)前SERDES的身份，主或從。可選配置：”MASTER” or ”SLAVE”.本設(shè)計中配置為MASTER，即沒有進(jìn)行級聯(lián)設(shè)計。參數(shù)值 意義

17、BITSLIP_ENABLETRUE Bitslip控制器的使能。如果INTERFACE_TYPE配置為memory，則必須配置為FALSE；如果INTERFACE_TYPE配置為networking，則必須配置為TURE。在本次設(shè)計里將接口類型配置為了networking類型。DATA_RATE SDR指定將輸入的數(shù)據(jù)作為”SDR”或是”DDR”處理。SDR - 單倍數(shù)據(jù)數(shù)據(jù)；DDR - 雙倍數(shù)據(jù)速率；本設(shè)計中設(shè)置為單倍數(shù)據(jù)速率，即SDR。INTERFACE_TYPE NETWORKING使用的數(shù)據(jù)傳輸模型?？蛇x配置為："MEMORY" - 需要用到OCLK； "

18、;NETWORKING" - 不需要用到OCLK；本設(shè)計中配置為NETWORKING。IOBDELAYNONE待補(bǔ)充 6.1.1.2 設(shè)計思想設(shè)計中將外部輸入的復(fù)位信號進(jìn)行異步復(fù)位，同步釋放處理。外部的串行數(shù)據(jù)直接進(jìn)入ISERDES，SERDES輸出的并行數(shù)據(jù)進(jìn)行拼接成6位的數(shù)據(jù)總線，再輸出。6.1.1.3 仿真結(jié)果創(chuàng)建test_betch平臺，生成激勵。仿真結(jié)果如圖XX和圖XX。從圖上分析可知，產(chǎn)生的激勵序列011111_101101_101010_110100_010111_10000_000000。其中，clk為快時鐘，控制輸入的串行數(shù)據(jù)；clkdiv通常是clk的一個分頻版本

19、，取決于所實現(xiàn)的解串的寬度(即，如果是1:6解串器，則clkdiv是clk的6分頻)；D為輸入的串行數(shù)據(jù)；ce為D的同步有效標(biāo)志（使能）。注意，該設(shè)計中配置為SDR，networking模式，則ISERDES的延遲為兩個clkdiv的時鐘，這里所講的延遲是指快時鐘(clk)采集數(shù)據(jù)為樣本之后，該數(shù)據(jù)位出現(xiàn)在Q輸出上所需的慢時鐘(clkdiv)的周期數(shù)。另，串行輸出的第一位出現(xiàn)在并行輸出的最高位上。其他配置情況下的ISERDES延遲信息如表XX所示。圖 仿真全圖圖 測試激勵起點圖 測試激勵結(jié)束表 ISERDES延遲6.1.1.4 ISERDES數(shù)據(jù)時序6.1.1.4.1 ISERDES輸入數(shù)據(jù)時

20、序圖 ISERDES數(shù)據(jù)輸入時序圖6.1.1.4.1 ISERDES輸出數(shù)據(jù)時序圖 ISERDES數(shù)據(jù)輸出時序圖對于ISERDES來說，輸入到輸出存在一定延遲，這個延遲取決于DATA_RATE，DATA_WIDTH，SERDES_MODE屬性。所謂延遲具體是指快時鐘(CLK)采集數(shù)據(jù)位樣本之后，該數(shù)據(jù)位出現(xiàn)在Q輸出上所需的慢時鐘(CLKDIV)周期數(shù)。表 ISERDES延遲值Date_RateSERDES_MODE存儲器模式的延遲網(wǎng)絡(luò)模式的延遲SDR1個CLKDIV周期2個CLKDIV周期DDR1個CLKDIV周期2個CLKDIV周期6.1.2 單個ISERDES單元設(shè)計(DDR)6.1.2.

21、1 ISERDES配置參數(shù)6.1.2.2 設(shè)計思想6.1.2.3 仿真結(jié)果6.1.3 ISERDES寬度擴(kuò)展構(gòu)建大于1:6的串并轉(zhuǎn)換器需要兩個ISERDES模塊。每個I/O模塊中有一主一從兩個ISERDES模塊。通過將主ISERDES的SHIFOUT端口連接到從ISERDES的SHIFTIN端口，可以將串并轉(zhuǎn)換器最大擴(kuò)展到1:10(DDR)和1:8(SDR)。如下圖所示為使用主從ISERDES模塊的1:10DDR串并轉(zhuǎn)換器的框圖。端口Q3-Q6用于從ISERDES上的并行接口的后四位。如果是1:8的SDR串并轉(zhuǎn)化器，則從單元用的是Q3和Q4兩位端口。圖 ISERDES寬度擴(kuò)展6.1.3.1 設(shè)

22、計實例本設(shè)計為SDR，1:8串并轉(zhuǎn)換器，模式為Network模式。具體設(shè)計如下圖123。.圖 Master單元設(shè)計圖 Slave單元設(shè)計圖 擴(kuò)展后的拼接輸出6.1.3.2 仿真結(jié)果首先圖中的復(fù)位信號依然做了異步復(fù)位，同步釋放處理。圖 全局虛線光標(biāo)處為串行數(shù)據(jù)開始輸入，在此之后的慢時鐘clkdiv的第二個上升沿，開始輸出并行數(shù)據(jù)(8bits)。圖 數(shù)據(jù)輸入到輸出局部6.2 OSERDES設(shè)計6.2.1 單個OSERDES單元設(shè)計(SDR)6.2.1.1 OSERDES配置參數(shù)Oserdes仿真設(shè)計的練習(xí)中將oserdes的參數(shù)配置為圖XX中的參數(shù)，具體參數(shù)釋義如表XX所示。圖* OSERDES參

23、數(shù)配置表××OSERDES屬性概述值默認(rèn)值DATA_RATE_OQ定義數(shù)據(jù)(OQ)是在相對于CLK的每個時鐘邊沿還是時鐘的上升沿變化。字符串SDR(單倍數(shù)據(jù)速率)或者DDR(雙倍數(shù)據(jù)速率)DDRDATA_RATE_TQ定義三態(tài)(TQ)是相對于時鐘的每個時鐘邊沿還是時鐘的上升沿變化，或者是緩沖期設(shè)置。字符串SDR、DDR或者BUF。DDRDATA_WIDTH定義并串?dāng)?shù)據(jù)轉(zhuǎn)換器的寬度。此值還取決于DATA_RATE_OQ的值。整數(shù)：2、4、6、7、8或者10。如果DATA_RATE_OQ=DDR，則此值限制為4、6、8或10。如果DATA_RATE_OQ=SDR，則此值限制為2

24、、3、4、5、6、7、8。當(dāng)DATA_WIDTH設(shè)置值大于6時，必須將一對OSERDES配置成主從配置。4SERDES_MODE當(dāng)使用寬度擴(kuò)展時，定義OSERDES模塊是主模塊還是從模塊。字符串：MASTER或SLAVE。MASTERTRISTATE定義三態(tài)轉(zhuǎn)換器的寬度。整數(shù)：1或4。如果DATA_RATE_TQ=DDR，則此值限制為4。如果DATA_RATE_TQ=SDR或BUF，則此值限制為1。46.2.1.2 設(shè)計思想設(shè)計中將外部輸入的復(fù)位信號進(jìn)行異步復(fù)位，同步釋放處理。OSERDES基元外部的并行數(shù)據(jù)直接進(jìn)入OSERDES。將OSERDES屬性配置為SDR，DATA_WITH=6，即6

25、：1并串轉(zhuǎn)換器件。OSERDES的串行數(shù)據(jù)直接作為模塊數(shù)據(jù)。6.2.1.3 仿真結(jié)果創(chuàng)建test_betch平臺，生成激勵。仿真結(jié)果如圖XX和圖XX。從圖上分析可知，有CLKDIV驅(qū)動產(chǎn)生一組并行測試數(shù)據(jù)，16進(jìn)制表示依次為15、12、7、1e、1a，共5個。其中，clk為快時鐘，驅(qū)動并串轉(zhuǎn)換器串行側(cè)；clkdiv通常是clk的一個分頻版本，取決于所實現(xiàn)的解串的寬度(即，如果是6：1并串轉(zhuǎn)換，則clkdiv是clk的6分頻)；OSERDES基元外的并行數(shù)據(jù)通過d1、d2、d3、d4、d5、d6輸入到OSERDES內(nèi)部，其中d1將最先出現(xiàn)在OQ上，也即如果將并行數(shù)據(jù)的最低位賦值給d1，其他依次，

26、那么可以看成OSERDES是從并行數(shù)據(jù)的低位開始并串轉(zhuǎn)換的；oce為輸出數(shù)據(jù)有效時鐘使能。注意，該設(shè)計中配置為SDR（OSERDES默認(rèn)為DDR），則OSERDES的并串轉(zhuǎn)換輸出延遲為clkdiv采集到有效并行數(shù)據(jù)之后的5個clk周期（即之后的第五個clk上升沿驅(qū)動出第一位有效串行數(shù)據(jù)）有效串行數(shù)據(jù)出現(xiàn)在OQ上。1a1e71215圖 ××OSERDES配置為SDR仿真結(jié)果6.2.1.1 OSERDES基元SDR模式時序1e6.2.2 單個OSERDES單元設(shè)計(DDR)6.2.2.1 OSERDES配置參數(shù)6.2.2.2 設(shè)計思想設(shè)計中將外部輸入的復(fù)位信號進(jìn)行異步復(fù)位，同步

27、釋放處理。OSERDES基元外部的并行數(shù)據(jù)直接進(jìn)入OSERDES。將OSERDES屬性配置為DDR，DATA_WITH=6，即6：1并串轉(zhuǎn)換器件。OSERDES的串行數(shù)據(jù)直接作為模塊數(shù)據(jù)。6.2.2.3 仿真結(jié)果創(chuàng)建test_betch平臺，生成激勵。仿真結(jié)果如圖XX和圖XX。從圖上分析可知，有CLKDIV驅(qū)動產(chǎn)生一組并行測試數(shù)據(jù)，16進(jìn)制表示依次為15、12、7、1e、1a，共5個。其中，clk為快時鐘，驅(qū)動并串轉(zhuǎn)換器串行側(cè)；clkdiv通常是clk的一個分頻版本，取決于所實現(xiàn)的解串的寬度(即，如果是6：1并串轉(zhuǎn)換，在配置為SDR模式時，clkdiv是clk的6分頻；在配置為DDR模式時，clkdiv是clk的3分頻)；OSERDES基元外的并行數(shù)據(jù)通過d1、d2、d3、d4、d5、d6輸入到OSERDES內(nèi)部，其中d1將最先出現(xiàn)在OQ上，也即如果將并行數(shù)據(jù)的最低位賦值給