數(shù)字邏輯自測題參考答案PPT課件

1、6. 已知已知 ，則它的或與式為，則它的或與式為 。BABA)B,A(F 7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是1，則信息碼中應(yīng)有，則信息碼中應(yīng)有 偶數(shù)偶數(shù) 個(gè)個(gè)1。CABACBAFCABACBAF),(),( 9. 已知已知 則則8. 已知已知 運(yùn)用規(guī)則，求運(yùn)用規(guī)則，求F= ， = 。DBDCBAF F10. 已知已知 F=m3(0,1,4,5)，則，則)5 , 4 , 1 , 0()7 , 6 , 3 , 2()7 , 6 , 3 , 2(333MFmFMF)(),(BABABAF)()( (DBDCBA)()( (DBDCBA第1頁/共41頁二二. 簡答題（每題簡答題

2、（每題5分）分）1. 已知已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 則則 F G = m3( 0，3，6，7 ) F + G = M3( 1，2，4，5 ) F G = G = 0 0 。2. 根據(jù)組合電路輸入根據(jù)組合電路輸入a、b和組合電路輸出和組合電路輸出 f 的波形，列真值表并寫出的波形，列真值表并寫出 f (a,b)的邏輯的邏輯 表達(dá)式。表達(dá)式。abf3. 畫出畫出“0110”（不可重）序列檢測器的（不可重）序列檢測器的Mealy型原始狀態(tài)圖。型原始狀態(tài)圖。a b f0 0 10 1 01 0 01 1 1bafbaabf或者ABCD0 /

3、 01/ 01 / 00 / 1輸入輸入/ 輸出輸出1 / 00 / 01 / 01/ 0第2頁/共41頁5. 根據(jù)給定的根據(jù)給定的Moore型狀態(tài)表畫出狀態(tài)圖。型狀態(tài)表畫出狀態(tài)圖。 XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6. 將下列將下列Mealy型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。ABCD0 / 01/ 00 / 00 / 1輸入輸入/ 輸出輸出檢測序列為檢測序列為 0100 。A/0D/1 C/0B/0011110001 / 00/ 01/ 01/ 0第3頁/共41頁7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。填寫下列邏

4、輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。)13,8 ,6 ,4(d)15,10,7 ,5 ,2 ,0(m)D,C,B,A(F ABCD00011110001d0d0101d0110110101d018. 利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。CBABCDBDCBAF),( ABCD000111100011011111110111是否存在邏輯險(xiǎn)象：是否存在邏輯險(xiǎn)象： 是是 。若存在邏輯險(xiǎn)象，應(yīng)添加的冗余若存在邏輯險(xiǎn)象，應(yīng)添加的冗余項(xiàng)為項(xiàng)為 。DBBDDCBAF),()(),(DBDBDCBAFDAC第4頁/共41頁9. 畫出

5、下列同步時(shí)序電路畫出下列同步時(shí)序電路Q1Q0初態(tài)為初態(tài)為00時(shí)的波形圖并說明電路功能。時(shí)的波形圖并說明電路功能。 QJ CP K QJ CP KQ0Q1 1CLKQ1Q0電路實(shí)現(xiàn)的邏輯功能為電路實(shí)現(xiàn)的邏輯功能為 四位二進(jìn)制加四位二進(jìn)制加1計(jì)數(shù)器計(jì)數(shù)器 。10. 填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。 D QCP D QCP D QCP D QCP1Q3 Q2 Q1 Q0CLKQ3Q0(t)Q3Q0(t+1)0 0 0 01 0 0 01 0 0 01 1 0 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 00 0 0 01 1 0 00 0

6、 0 10 0 1 10 1 1 11 1 1 11 1 1 0第5頁/共41頁11. 用隱含表法化簡給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。用隱含表法化簡給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。ABCDE0 1S(t)S(t+1) / z(t)x原始狀態(tài)表原始狀態(tài)表A / 0B / 0A / 0C / 0D / 1C / 0D / 1E / 1D / 1E / 112. 已知某組合電路的輸出表達(dá)式為已知某組合電路的輸出表達(dá)式為 ，用，用Verilog HDL的數(shù)據(jù)流描述方式建模。的數(shù)據(jù)流描述方式建模。cbba)c ,b ,a(F module M1(a,b,c,F);input

7、a,b,c;output F;assign F=(a&b)|(bc);endmodule第6頁/共41頁13. 已知邏輯函數(shù)已知邏輯函數(shù)F、G的卡諾圖，填寫的卡諾圖，填寫Y=FGG的卡諾圖，并求的卡諾圖，并求Y的最簡與非式。的最簡與非式。 ABC00011110011dd10110 ABC000111100101011d10 ABC00011110001dd11d00FGY=F GY最簡與非式=14. 用卡諾圖法判斷下列電路是否存在邏輯險(xiǎn)象。用卡諾圖法判斷下列電路是否存在邏輯險(xiǎn)象。1F & & &DCBCBADA ABCD00011110001000011011

8、110011100110有邏輯險(xiǎn)象？有邏輯險(xiǎn)象？ 有有 。CABACABA第7頁/共41頁15. 根據(jù)給定的波形，畫出高有效使能根據(jù)給定的波形，畫出高有效使能D鎖存器和上升沿鎖存器和上升沿D觸發(fā)器初態(tài)均為觸發(fā)器初態(tài)均為0時(shí)的輸出波形。時(shí)的輸出波形。EN / CPDQ D鎖存器Q D觸發(fā)器16. 畫出具有循環(huán)進(jìn)位的余畫出具有循環(huán)進(jìn)位的余3碼加碼加1計(jì)數(shù)器的計(jì)數(shù)器的Moore型狀態(tài)圖。型狀態(tài)圖。0011/00100/01100/11011/01010/01001/01000/00111/00110/00101/0其它/0第8頁/共41頁0Y6Y7Y1Y2Y3Y4Y5Y1GB2GA2GCB A0Y/

9、6Y/7Y/1Y/2Y/3Y/4Y/5Y/1&A2 A1 A0 A7 A3 A5 A6 A417. 由由74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號(hào)譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號(hào)A7A0 為地址變量。試填寫表格。為地址變量。試填寫表格。A7A6A5A4A3A2A1A016進(jìn)制/Y0有效時(shí)0111000070/Y1有效時(shí)0111000171/Y4有效時(shí)0111010074/Y6有效時(shí)0111011076/Y7有效時(shí)0111011177第9頁/共41頁三、綜合分析題（每題三、綜合分析題（每題8分）分）1. 分析分析74LS138譯碼器和邏輯門構(gòu)成的邏

10、輯電路的功能。譯碼器和邏輯門構(gòu)成的邏輯電路的功能。（1）寫出）寫出 F（X,Y,Z）和）和 G（X,Y,Z）的邏輯表達(dá)式；）的邏輯表達(dá)式；（2）給出真值表；）給出真值表；（3）分析電路功能。）分析電路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&FG)7 , 4 , 2 , 1 (3mF)7 , 3 , 2 , 1 (3mGX Y Z F G0 0 0 0 00 0 1 1 10 1 1 0 10 1 0 1 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1（1）（2）（3）功能：全減器，其中，）功能：全減器，其中，X：被減數(shù)：被減數(shù)

11、Y：減數(shù)：減數(shù) Z：低位向本位的借位：低位向本位的借位 F：本地差：本地差 G：本位向高位的借位：本位向高位的借位第10頁/共41頁2. 分析數(shù)據(jù)選擇器分析數(shù)據(jù)選擇器74LS151構(gòu)成的邏輯電路功能。構(gòu)成的邏輯電路功能。 （1）寫出邏輯表達(dá)式；）寫出邏輯表達(dá)式； （2）說明電路功能；）說明電路功能； （3）用）用Verilog HDL描述電路功能。描述電路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC010000001CBAABCmF)7 , 1 (3（1）（2）功能：三變量一致檢測電路）功能：三變量一致檢測電路（3）module same(A,B,C,F); input A

12、,B,C; output F; reg F; always (A or B or C) if(A=B)&(B=C) F=1; else F=0; endmodule（3）module same(A,B,C,F); input A,B,C; output F; assign F=A&B&C|A&B&C; endmodule第11頁/共41頁3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的Verilog HDL模型。模型。A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0CI0CO4Y3 Y2

13、 Y1 Y08421碼X3 X2 X1 X0000W74LS283 1&X3 X2 X1 X2 X0解：解：Y3Y2Y1Y0=X3X2X1X0+0WW0W=X3+X2X1+X2X0X3X2X1X0WB3B2B1B0Y3Y2Y1Y00000000000000000100000000100100000000100011000000011010000000010001011011010110110101101100011110110110110001011011101001101101111結(jié)論：結(jié)論：將將8421碼轉(zhuǎn)換為碼轉(zhuǎn)換為2421碼碼第12頁/共41頁Verilog 模型：modul

14、e CT (codein,codeout);input 3:0 codein;output 3:0 codeout;reg 3:0 codeout;always(codein)begin if(codein=4b0000) & (codein=4b0101) & (codeinCP K J Q1CP K&XCLKZCLKXQ1Q0ZX Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z激勵(lì)方程：激勵(lì)方程：01100XQKJXKJ輸出方程：輸出方程：01QQZ 00000 000 0000100 000 1001000 001 0001100 001

15、1110000 110 1010111 111 0011000 111 1011111 110 01功能：功能：X=1，模，模4加加1計(jì)數(shù)，計(jì)到計(jì)數(shù)，計(jì)到11時(shí)產(chǎn)時(shí)產(chǎn)生循環(huán)進(jìn)位生循環(huán)進(jìn)位Z=1；X=0時(shí)，停止計(jì)數(shù)。時(shí)，停止計(jì)數(shù)。第17頁/共41頁8. 畫出圖示同步時(shí)序電路初態(tài)畫出圖示同步時(shí)序電路初態(tài)Q3Q2Q1=001時(shí)的狀態(tài)轉(zhuǎn)換圖，分析自啟動(dòng)特性。建時(shí)的狀態(tài)轉(zhuǎn)換圖，分析自啟動(dòng)特性。建立可自啟動(dòng)的立可自啟動(dòng)的Verilog HDL模型。模型。 D QCP D QCP D QCPQ3 Q2 Q1 CLK001100010000111011101110 從完全狀態(tài)轉(zhuǎn)換圖可以看到，當(dāng)電路處于無效狀態(tài)

16、時(shí)，從完全狀態(tài)轉(zhuǎn)換圖可以看到，當(dāng)電路處于無效狀態(tài)時(shí)，不能經(jīng)過有限個(gè)時(shí)鐘節(jié)拍自動(dòng)進(jìn)入到有效循環(huán)，不能經(jīng)過有限個(gè)時(shí)鐘節(jié)拍自動(dòng)進(jìn)入到有效循環(huán)，故電路不能自啟動(dòng)故電路不能自啟動(dòng)module exam (clk, q) ; input clk ; output 3:1 q ; reg 3:1 q ; always (posedge clk) case (q) 3b001 : q=3b100 ; 3b100 : q=3b010 ; 3b010 : q=3b001 ; default : qCLKCLRLDENTENP QAA QBB QCC QDD RCO1CPQ0Q1Q2Q30&Q3Q2Q1Q0

17、 0000 0001 0010 0011 0100 0101 011001111000100110101011功能：從功能：從0到到11的模的模12計(jì)計(jì)數(shù)器數(shù)器 第19頁/共41頁74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP=1B0B1B2B3=1=1G0G1G2G310. 分析啟動(dòng)清零后分析啟動(dòng)清零后B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。第20頁/共41頁B3 B2 B1 B00000000100100011010001010110011110001001101010111100110111101111

18、B3 B2 B1 B0G3 G2 G1 G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000 功能：功能：4位格雷碼加位格雷碼加1計(jì)數(shù)器計(jì)數(shù)器第21頁/共41頁74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP清零01F11. 分析圖示電路的邏輯功能，并畫出分析圖示電路的邏輯功能，并畫出F的波形圖。的波形圖。CP/CLRF狀態(tài)變換序列：狀態(tài)變換序列：Q

19、D QC QB QA0 0 0 00 0 1 00 0 1 10 1 0 00 1 1 00 1 1 11 0 0 01 0 1 01 0 1 11 1 0 01 1 1 01 1 1 1F = QD，12個(gè)個(gè)CP脈沖，脈沖，F(xiàn)輸出輸出1個(gè)脈個(gè)脈沖 ， 占 空 比沖 ， 占 空 比50%。所以，。所以，該 電 路 是 一該 電 路 是 一個(gè)對(duì)個(gè)對(duì)CP進(jìn)行進(jìn)行12分頻的電分頻的電路。路。第22頁/共41頁12. 分析圖示電路，寫出啟動(dòng)清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立分析圖示電路，寫出啟動(dòng)清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立Verilog HDL 模型。模型。S1 S0 Rin A B

20、 C D LinCLK CLRQA QB QC QD111 1 1 0CP/CLR74LS19400001110110110110111功能：4位左循環(huán)一個(gè)0module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q=4b1101 ; 4b1101: q=4b1011 ; 4b1 011: q=4b0111 ; 4b0111: q=4b1110 ; default : q=8b1110 ; endcaseendmodule第23頁/共41頁1

21、3. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立Verilog HDL模型。模型。0000 / 01111 / 11110 / 01011 / 00100 / 00001 / 01101 / 00010 / 00011 / 01100 / 0Q3Q0(t) Q3Q0(t+1) Z 0000 0001 0 0001 0010 0 0010 0011 0 0100 1011 0 0011 0100 0 1011 1100 0 1100 1101 0 1101 1110 0 1110 1111 0 1111 0000 1 module counter24

22、21 (clk,q,z);input clk;output z;output 4:1 q;assign z=(q=4b1111)?1:0;always(posedge clk) case(q) 4b0000:q=4b0001; 4b0001:q=4b0010; 4b0010:q=4b0011; 4b0011:q=4b0100; 4b0100:q=4b1011; 4b1011:q=4b1100; 4b1100:q=4b1101; 4b1101:q=4b1110; 4b1110:q=4b1111; 4b1111:q=4b0000; default:q=4b0000) & (codein=4

23、b0101) & (codein=4b1001) codeout,oe=codein+4b0110,0; else codeout,oe=5b11111;else codeout,oe=5b11111;endendmodule 第28頁/共41頁5. 用用Verilog HDL描述一個(gè)描述一個(gè)8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（5分）分）6. 用用Verilog HDL描述一個(gè)具有低有效異步置位、異步清零的上升沿描述一個(gè)具有低有效異步置位、異步清零的上升沿JK觸發(fā)器。（觸發(fā)器。（6分）分）module oddcheck(

24、data,check); input 8:1 data;output check;assign check=(data);endmodulemodule JKff_2(clk,n_clr,n_set,j,k,q) ; input clk, n_clr, n_set, j, k ; output q ; reg q ; always (posedge clk or negedge n_clr or negedge n_set) if (n_clr=0) q=0 ; else if (n_set=0) q=1 ; else case ( j,k ) 2b00 : q=q ; 2b01 : q=0

25、; 2b10 : q=1 ; 2b11 : q=q ; endcase endmodule第29頁/共41頁7. 用用Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿描述一個(gè)具有高有效同步置位、同步清零的下升沿D觸發(fā)器。（觸發(fā)器。（5分）分）module Dff_1(clk,clr,set,d,q) ; input clk, clr, set, d ; output q ; reg q ; always (negedge clk ) if (clr=1) q=0 ; else if (set=1) q=1 ; else q=d ;endmodule第30頁/共41頁8. 用用

26、Verilog HDL描述一個(gè)滿足下列要求的計(jì)數(shù)器。（描述一個(gè)滿足下列要求的計(jì)數(shù)器。（10分）分）（1）下降沿（）下降沿（047）10 加加1計(jì)數(shù)；計(jì)數(shù)；（2）電路具有一個(gè)低有效的異步清零端；）電路具有一個(gè)低有效的異步清零端；（3）電路具有一個(gè)高有效的計(jì)數(shù)使能端；）電路具有一個(gè)高有效的計(jì)數(shù)使能端；（4）電路具有一個(gè)高有效的循環(huán)進(jìn)位（）電路具有一個(gè)高有效的循環(huán)進(jìn)位（RCO）輸出端。）輸出端。module counter (clrn, clk,en, qout, rco) ; input clrn, clk, en; output 5:0 qout ; output rco ; reg 5:0 q

27、out ; always ( posedge clk or negedge clrn ) begin if ( clrn ) qout = 0 ; else if ( en=1 ) begin if( qout47) qout = qout+1 ; else qout=0; end else qout =4b0011) & (q4b1100) q=q+1; else q4b0011) & (q=4b1100) q=q-1; else q=4b1100; end end endmodule第32頁/共41頁10. 用用Verilog HDL描述一個(gè)左移循環(huán)一個(gè)描述一個(gè)左移循環(huán)一個(gè)

28、“0”的的4位環(huán)形計(jì)數(shù)器。要求先畫出能自啟位環(huán)形計(jì)數(shù)器。要求先畫出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（動(dòng)的狀態(tài)圖，再進(jìn)行描述。（10分）分）q3:01110110110110111module xuhuan_0_l(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (posedge clk) case (q) 4b1110: q=4b1101 ; 4b1101: q=4b1011 ; 4b1 011: q=4b0111 ; 4b0111: q=4b1110 ; default : q=8b1110 ; endcaseendmodule其它第33頁/共41頁11. 用用Verilog HDL描述一個(gè)描述一個(gè)4位右移扭環(huán)形計(jì)數(shù)器。要求先畫出能自啟位右移扭環(huán)形計(jì)數(shù)器。要求先畫出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（動(dòng)的狀態(tài)圖，再進(jìn)行描述。（10分）分）module niu_4(clk, q) ; input clk ; output 3:0 q ; reg 3:0 q ; always (pos