數(shù)字邏輯習(xí)題

1、第一章1.1 將下列二進(jìn)制數(shù)轉(zhuǎn)換為等值的十進(jìn)制數(shù)和十六進(jìn)制數(shù)。 （ 100010111 ） 2 ；（ 1101101 ） 2 ；（ 0.01011111 ） 2 ；（ 11.001 ） 2 。 1.2 將下列十六進(jìn)制數(shù)轉(zhuǎn)換為等值的二進(jìn)制數(shù)和十進(jìn)制數(shù)。 （ 8C ） 16 ；（ 3D.BE ） 16 ；（ 8F .FF ） 16 ；（ 10.00 ） 16 。 1.3 將下列十進(jìn)制數(shù)轉(zhuǎn)換為等值的二進(jìn)制數(shù)和十六進(jìn)制數(shù)。 （ 37 ） 10 ；（ 51 ） 10 ；（ 25.25 ） 10 ；（ 0.75 ） 10 。 1.4 用邏輯代數(shù)的基本公式和常用公式將下列邏輯函數(shù)化為最簡(jiǎn)與或式。 （ 1 ）

2、 （ 2 ） （ 3 ） （ 4 ） （ 5 ） 1.5 將下列函數(shù)化為最小項(xiàng)表達(dá)式。 （ 1 ） （ 2 ） （ 3 ） 1.6 用卡諾圖化簡(jiǎn)法將下列邏輯函數(shù)化為最簡(jiǎn)與或式。 （ 1 ） （ 2 ） （ 3 ） （ 4 ） （ 5 ） ，約束條件為 1.7 邏輯代數(shù)中三種最基本的邏輯運(yùn)算是什么？ 1.8 任意兩個(gè)不同的最小項(xiàng)之積 恒為 。 1.9 邏輯變量 A 、 B 、 C 的全部最小項(xiàng)之和恒為 。 1.10 8421BCD 碼（ 10001000 ）對(duì)應(yīng)的余 3 碼 為 。 1.11 函數(shù) 的最簡(jiǎn)與或式是 。 ; ; ; ; 1.12 的原函數(shù) 。 ; ; 1.13 以下的邏輯式中，正確

3、的是 。 則 則 第二章2.1 在邏輯電路中，以 1 表示高電平，以 0 表示低電平的邏輯關(guān)系稱為 邏輯。 2.2 用于實(shí)現(xiàn)基本邏輯運(yùn)算的電子電路通稱為 。 2.3 要封鎖一個(gè)或門(mén)（即輸出恒為高電平），可將其中一個(gè)輸入端接 電平。 2.4 要封鎖一個(gè)與門(mén)（即輸出恒為低電平），可將其中一個(gè)輸入端接 電平。 2.5 三態(tài)輸出門(mén)電路的三種輸出狀態(tài)是 、 和 。 2.6 輸出能實(shí)現(xiàn)線與（即輸出端并聯(lián)）的門(mén)電路有 。 2.7 若將 8 個(gè)三態(tài)門(mén)的輸出端共用一條數(shù)據(jù)線，則在任何時(shí)刻應(yīng)至少有 個(gè)三態(tài)門(mén)的輸出端處于高阻狀態(tài)。 2.8 二極管門(mén)電路如下圖所示，已知二極管 、 的導(dǎo)通壓降為 ，當(dāng) 時(shí)，輸出 是 。

4、 2.9 在下列各 TTL 門(mén)電路中， 的是圖 。 a b c d 2.10 在下列各 TTL 門(mén)電路中，輸出可以線與（輸出端并聯(lián)）的是圖 。   2.11 在下列各電路中，不能正常工作的是圖 。                 a               b  &

5、#160;                 c                      d   2.12 下圖所示的 CMOS 邏輯門(mén)電路的輸出表達(dá)式是 。 2.13 假設(shè)下圖所示邏輯門(mén)電路中各管均工作在開(kāi)關(guān)狀態(tài)，則輸

6、出表達(dá)式為 。 2.14 寫(xiě)出下圖 (a) 所示電路輸出 Y 的表達(dá)式，并畫(huà)出波形于圖 ( b ) 中。   第三章3.1在數(shù)字電路中，任何時(shí)刻電路的穩(wěn)定輸出，僅僅只決定于該時(shí)刻各個(gè)輸入變量的取值，這樣的電路稱為 。 3.2 組合邏輯電路中，不包含存儲(chǔ)信號(hào)的 元件，它一般是由各種 組合而成。 3.3 組成組合邏輯電路的是 。 a . 門(mén)電路； b . 觸發(fā)器； c . 定時(shí)器 555 ； d . 單穩(wěn)態(tài)觸發(fā)器 3.4 組合邏輯電路的輸出狀態(tài)決定于 。 a . 輸入變量的組合 b . 輸入變量和原來(lái)的輸出狀態(tài)的組合； c . 輸入變量和原來(lái)的輸出狀態(tài)的與 d . 輸入變量和原來(lái)的輸出狀

7、態(tài)的或 3.5 電路如下圖 ( a )( b ) 所示，試寫(xiě)出其邏輯表達(dá)式。 3.6 電路如下圖所示，寫(xiě)出其邏輯表達(dá)式，列出真值表，說(shuō)明其功能。 3.7 某雙 4 選 1 數(shù)據(jù)選擇器的功能如下表所示，接成的電路如下 圖 所示。分析電路功能，寫(xiě)出輸出邏輯函數(shù) 的表達(dá)式，并用最小項(xiàng)之和 的形式表示。 4 選 1 數(shù)據(jù)選擇器功能表 選通 地 址 輸出 1 × × 0 0 0 0 0 0 1 0 1 0 0 1 1   3.8 已知輸入為 8421BCD 碼，要求當(dāng)輸入小于 5 時(shí)，輸出為輸入數(shù)加 2 ，當(dāng)輸入大于等于 5 時(shí)，輸出為輸入數(shù)加 6 。試用一片如下圖所示的四

8、位二進(jìn)制加法器及與非門(mén)實(shí)現(xiàn)此電路。要求寫(xiě)出必要的設(shè)計(jì)過(guò)程，并出畫(huà)邏輯圖。（說(shuō)明 A 0 A 3 為被加數(shù)， B 0 B 3 為加數(shù)， S 0 S 3 為和， C I 為低位進(jìn)位， C O 為進(jìn)位） 3.9 由 3 線 / 8 線譯碼器組成的電路如下圖所示，該電路實(shí)現(xiàn)何種邏輯功能？ 3.10 某組合邏輯電路的輸入 ABC 和輸出 F 的波形如下圖所示，試畫(huà)出實(shí)現(xiàn)此邏輯關(guān)系的等效電路（要求電路盡量簡(jiǎn)單）。 3.11 用集成二進(jìn)制譯碼器 74LS138 和與非門(mén)實(shí)現(xiàn)下列邏輯函數(shù)，畫(huà)出連線圖。 （ 1 ） （ 2 ） 3.13 試用雙 4 選 1 數(shù)據(jù)選擇器 74LS153 設(shè)計(jì)一位全加器電路，畫(huà)出連

9、線圖。 3.14 設(shè)計(jì)用 3 個(gè)開(kāi)關(guān)控制一個(gè)電燈的邏輯電路，要求改變?nèi)魏我粋€(gè)開(kāi)關(guān)的狀態(tài)都能控制電燈由亮變滅或者由滅變亮。要求用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)。第四章4.1 、 、 和 觸發(fā)器中，有約束條件的是 觸發(fā)器。 4.2 觸發(fā)器的特性方程是 。 4.3 假設(shè)觸發(fā)器的初態(tài)為 0 ，下圖電路在 作用下 端的波形是 。 4.4 同步 RS 觸發(fā)器如下圖所示。當(dāng)時(shí)鐘脈沖 時(shí)，為使觸發(fā)器的狀態(tài)保持不變 ，則兩個(gè)輸入端應(yīng)為 。       4.5 電路如下圖所示，觸發(fā)器次態(tài) 的表達(dá)式是 。       4.6 同步 觸發(fā)器在 期間，當(dāng) 的變化同時(shí)由 時(shí)，

10、 會(huì)出現(xiàn)狀態(tài)不定的情況。   4.7 下圖所示各電路中，能完成 邏輯功能的電路是圖 。   4.8 若邊沿 JK 觸發(fā)器的時(shí)鐘脈沖 CP 及輸入端 J 、 K 的波形如下圖所示，試畫(huà)出輸出 端對(duì)應(yīng)的波形。（設(shè)觸發(fā)器的初態(tài)為 ） 4.9 寫(xiě)出下圖 ( ) 所示各電路的次態(tài)函數(shù)（即 ），并在圖 ( ) 中畫(huà)出給定信號(hào)作用下 端對(duì)應(yīng)的波形。（假定各觸發(fā)器的初始狀態(tài)均為 0 ） ( ) ( ) 4.10 設(shè) TTL 主從 JK 觸發(fā)器的初態(tài) ，試畫(huà)出在下圖所示的輸入信號(hào)作用下觸發(fā)器 端對(duì)應(yīng)的波形。   4.11 寫(xiě)出 JK 觸發(fā)器和 D 觸發(fā)器的特性方程，并用 JK 觸發(fā)

11、器構(gòu)成 D 觸發(fā)器。寫(xiě)出變換關(guān)系，畫(huà)出電路圖。   設(shè)計(jì)一個(gè) 4 人搶答邏輯電路。具體要求如下：   每個(gè)參賽者控制一個(gè)按鈕，用按動(dòng)按鈕發(fā)出搶答信號(hào)；   競(jìng)賽主持人另有一個(gè)按鈕，用于將電路復(fù)位；   競(jìng)賽開(kāi)始后，先按動(dòng)按鈕者將對(duì)應(yīng)的一個(gè)發(fā)光二極管點(diǎn)亮，此后其他 3 人再按動(dòng)按鈕對(duì)電路不起作用。第五章5.1 在數(shù)字電路中，任何時(shí)刻電路的穩(wěn)定輸出，不僅取決于該時(shí)刻的輸入信號(hào)，而且還取決與電路原來(lái)的狀態(tài)，這樣的電路稱為 。 5.2 時(shí)序邏輯電路在結(jié)構(gòu)上一定包含 ，而且它的輸出狀態(tài)還必須 到輸入端，與輸入信號(hào)一起決定電路的輸出狀態(tài)。 5.3 在同步時(shí)序電路中，

12、所有觸發(fā)器狀態(tài)的變化都是在 操作下 進(jìn)行的；而在異步時(shí)序電路中，各觸發(fā)器的時(shí)鐘信號(hào) ，所以觸發(fā)器狀態(tài)的變化不是 。 5.4 由 個(gè)觸發(fā)器組成的時(shí)序電路最多有 個(gè)組合狀態(tài)。 5.5 某電視機(jī)水平垂直掃描發(fā)生器需要一個(gè)分頻器將 31500Hz 的脈沖轉(zhuǎn)換為 60Hz 的脈沖，構(gòu)成次分頻器至少需要 個(gè)觸發(fā)器。 5.6 一個(gè) 8 位的二進(jìn)制計(jì)數(shù)器，對(duì)輸入脈沖進(jìn)行計(jì)數(shù)，設(shè)計(jì)數(shù)器的初始狀態(tài)為 0 。輸入 75 個(gè)脈沖后，計(jì)數(shù)器的狀態(tài)為 。 5.7 某計(jì)數(shù)器由四個(gè)觸發(fā)器組成，觸發(fā)器時(shí)鐘脈沖 及輸出端 、 、 、 的波形如下圖所示，高位到低位依次是 到 ，則該計(jì)數(shù)器是 。     十二進(jìn)制

13、加法   十二進(jìn)制減法   十進(jìn)制加法   十一進(jìn)制加法   5.8 設(shè)下 圖所示電路的初態(tài)為 ， 是高位， 是低位，則此電路是 。     三位二進(jìn)制加法；   三位二進(jìn)制減法；   移位寄存器；   電路錯(cuò)誤。     5.9 設(shè)下 圖所示電路的初始狀態(tài)為 ，經(jīng)過(guò) 2 個(gè)時(shí)鐘脈沖作用后其狀態(tài)為 。 5.10 分析下圖所示電路 ( 設(shè)初始狀態(tài) ) 。 (1) 求狀態(tài)方程； (2) 畫(huà)出完整的狀態(tài)圖； (3) 在圖 (b) 中，對(duì)應(yīng)給定的時(shí)鐘脈沖 CP 畫(huà)出 的波形； (4) 指出電路

14、的功能。 5.11 移位寄存器型計(jì)數(shù)器如下圖所示， (1) 求狀態(tài)方程； (2) 畫(huà)出狀態(tài)轉(zhuǎn)換圖； (3) 說(shuō)明能否自啟動(dòng)。 5.12 分析下圖所示電路 ( 設(shè)初始狀態(tài) ) 。 (1) 求狀態(tài)方程； (2) 在圖 (b) 中，對(duì)應(yīng)給定的時(shí)鐘脈沖 畫(huà)出 的波形； (3) 指出電路的功能。 5.13 分析下圖所示電路： (1) 寫(xiě)出 的狀態(tài)方程； (2) 寫(xiě)出 、 、 、 的表達(dá)式； (3) 設(shè)觸發(fā)器的初態(tài)為 0 ，在圖 (b) 中對(duì)應(yīng)給定的 CP ，畫(huà)出 、 、 、 、 、 的波形； (4) 指出這是何種電路？它由哪兩部份組成？ 5.14 分析下圖所示各電路，畫(huà)出它們的狀態(tài)圖和時(shí)序圖，指出各是幾

15、進(jìn)制計(jì)數(shù)器。 5.15 試用 2 片同步十進(jìn)制加法計(jì)數(shù)器 74LS160 構(gòu)成 63 進(jìn)制計(jì)數(shù)器，要求兩片之間采用并行進(jìn)位方式及整體置零法實(shí)現(xiàn)，畫(huà)出相應(yīng)的連線圖。 74LS160 的功能表和邏輯符號(hào)如下：   74LS161 功能表 CP EP ET 工作狀態(tài) 0 清 0 1 0 預(yù)置數(shù) 1 1 0 保持 1 1 0 保持 1 1 1 1 計(jì)數(shù) 5.16 試用異步二五十進(jìn)制計(jì)數(shù)器 74LS90 和必要的邏輯門(mén)構(gòu)成 8421BCD 七進(jìn)制加法計(jì)數(shù)器。假設(shè)計(jì)數(shù)器的初始狀態(tài)為 0000 ，畫(huà)出其狀態(tài)圖，并畫(huà)出連線圖。 74LS90 的功能表和邏輯符號(hào)如下： 74LS90 的功表1 0 0

16、0 0 0 0 1 1 0 0 1 0 0 0 二進(jìn)制計(jì)數(shù) 0 0 0 五進(jìn)制計(jì)數(shù) 0 0 8421 碼 十進(jìn)制計(jì)數(shù) 0 0 5421 碼 十進(jìn)制計(jì)數(shù) 第六章6.1 由 555 定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器及其輸出電壓波形如下圖所示，輸出脈沖寬度 由 和 決定，如果要增寬 ，則可以 。 增大 、增大 ； 減小 、減小 ； 增大 、減小 ； 減小 、增大 6.2 由 555 定時(shí)器構(gòu)成的多諧振蕩器如 圖所示 ，由 、 和 的參數(shù)決定輸出電壓的頻率，如果要升高輸出電壓的 頻率， 的阻值應(yīng) 。 增大； 不變； 減?。?不能改變，只能增大電容     6.3 用 CMOS 施密特反相器

17、構(gòu)成的多諧振蕩器電路如圖所示，試畫(huà)出 和 的波形，計(jì)算振蕩周期 和振蕩頻率 。設(shè)施密特觸發(fā)器的正向閾值電壓 ，負(fù)向閾值電壓 。   6.4 用 CMOS 施密特反相器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器電路如下圖所示，試對(duì)應(yīng) 畫(huà)出 和 的波形，并寫(xiě)出輸出脈沖寬度 的估算式（設(shè)施密特觸發(fā)器的上門(mén)限電壓為 ，下門(mén)限電壓為 ）。 6.5 555 定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器如下圖 ( a ) 所示，畫(huà)出電容上電壓 及輸出電壓 的波形于圖 ( b ) 中；若要求輸出脈沖 的寬度 ，計(jì)算電阻 R 的值。 ( a ) ( b ) 6.6 由 555 定時(shí)器構(gòu)成的多諧振蕩器如下圖 ( a ) 所示，在圖 ( b ) 中

18、定性畫(huà)出電容電壓 及輸出電壓 的波形并注明有關(guān)的電壓值，并根據(jù)電路中所給參數(shù)，求輸出電壓 的頻率 。 ( a ) ( b ) 6.7 某同學(xué)用 555 定時(shí)器接成一個(gè)單穩(wěn)態(tài)觸發(fā)器如題 16 圖所示，經(jīng)檢查發(fā)現(xiàn)有幾處錯(cuò)誤，請(qǐng)指出錯(cuò)誤所在；若照原圖不改動(dòng)，會(huì)在輸出端得到什么樣的波形？（共 10 分）   6.8 如圖所示電路 , （ 1 ）說(shuō)明 555(1) 和 555(2) 分別接成什么電路；（ 2 ）試分別畫(huà)出當(dāng)開(kāi)關(guān) S 斷開(kāi)和閉合情況下 V O 的波形。 第七章7.1 若存儲(chǔ)器的容量為 512k × 8 位，則地址代碼應(yīng)取幾位？ 7.2 某臺(tái)計(jì)算機(jī)的內(nèi)存儲(chǔ)器設(shè)置有 32

19、位的地址線， 16 位并行數(shù)據(jù)輸入 / 輸出端，試計(jì)算它的最大存儲(chǔ)量是多少？ 7.3 試用 2 片 1024 × 8 位的 ROM 組成 1024 × 16 位的存儲(chǔ)器。 7.4 試用 4 片 2114 （ 1024 × 4 位的 RAM ）和 3 線 8 線譯碼器 74LS138 組成 4096 × 4 位的 RAM 。 7.5 現(xiàn)有三變量 A 、 B 、 C ，試用 8 × 4 位的 ROM 實(shí)現(xiàn)下列邏輯函數(shù)：與非、或非、異或、與或非。要求：   寫(xiě)出 4 個(gè)邏輯函數(shù)表達(dá)式；   列出真值表；   畫(huà)出 ROM 的點(diǎn)陣圖。 7.6 用 ROM 設(shè)計(jì)一個(gè)組合邏輯電路，用來(lái)產(chǎn)生下列一組邏輯函數(shù) 7.7 下圖是一個(gè) 16 × 4 位的 ROM ， A 3 A 2 A 1 A 0 為地址輸入， D 3 D 2 D 1 D 0 為數(shù)據(jù)輸出。若將 D 3