一位全加器電路版圖設計

1、沈陽理工大學課程設計目 錄1 緒 論11.1 設計背景11.2 設計目標12一位全加器電路原理圖編輯22.1 一位全加器電路結構22.2 一位全加器電路仿真分析波形32.3 一位全加器電路的版圖繪制42.4一位全加器版圖電路仿真并分析波形42.5 LVS檢查匹配6總 結7參考文獻8附錄一：電路原理圖網(wǎng)表9附錄二：版圖網(wǎng)表11141 緒 論1.1 設計背景Tanner集成電路設計軟件是由Tanner Research 公司開發(fā)的基于Windows平臺的用于集成電路設計的工具軟件。早期的集成電路版圖編輯器L-Edit在國內(nèi)已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基

2、礎上建立起來的。整個設計工具總體上可以歸納為電路設計級和版圖設計級兩大部分，即以S-Edit為核心的集成電路設計、模擬、驗證模塊和以L-Edit為核心的集成電路版圖編輯與自動布圖布線模塊。Tanner軟件包括S-Edit，T-Spice， L-Edit與LVS1。 L-Edit Pro是Tanner EDA軟件公司所出品的一個IC設計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強大而且完善的功能包括從IC設計到輸出，以及最后的加工服務，完全可以媲美百萬美元級的IC設計軟件。L-Edit Pro包含IC設計編輯器(Layout Editor)、自動布線系統(tǒng)(Standard Cell

3、Place & Route)、線上設計規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設計布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個完整的IC設計與驗證解決方案。L-Edit Pro豐富完善的功能為每個IC設計者和生產(chǎn)商提供了快速、易用、精確的設計系統(tǒng)。1.2 設計目標1.用tanner軟件中的原理圖編輯器S-Edit編輯一位全加器電路原理圖2.用tanner軟件中的TSpice對一位全加器的電路進行仿真并分析波形3.用tanner軟件中的版圖編輯器L-Edit進行一位全加器電路的版圖繪

4、制，并進行DRC驗證4.用tanner軟件中的TSpice對一位全加器的版圖進行仿真并分析波形5.用tanner軟件的layout-Edit中的lvs功能對一位全加器進行LVS檢驗觀察原理圖與版圖的匹配程度2一位全加器電路原理圖編輯2.1 一位全加器電路結構一位全加器電路是數(shù)據(jù)運算和數(shù)字信號處理中應用最廣泛的組合模塊之一。全加器電路由傳統(tǒng)的CMOS電路構成，整個電路分為4行，P管與N管各兩行。由于進位電路的器件數(shù)少，用第2和第3行組成進位電路的前級，第1行和第4行組成求和電路的前級。由于第2、3行的器件比1、4少，其有源區(qū)水平方向的長度比第1、4行短，可以讓多晶C從第1行延伸到第4行而不跨越第

5、2.3行的有源區(qū)，避免了形成寄生MOS管的可能。PMOS管的襯底連接系統(tǒng)最高電位，NMOS管的襯底連接系統(tǒng)的最低電位2。電路原理圖如圖2.1所示：圖2.1 一位全加器電路原理圖2.2 一位全加器電路仿真分析波形給一位全加器電路網(wǎng)表輸入高電平電源電壓VDD和低電平GND，添加庫，加入激勵，再進行瞬態(tài)分析3，.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (

6、0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)對一位全加器電路進行TSpice進行仿真，分析輸出波形與自己設計電路的邏輯功能是否一致。波形圖如下圖2.2所示：圖2.2一位全加器電路原理圖輸入輸出仿真波形2.3 一位全加器電路的版圖繪制用L-Edit版圖繪制軟件對一位全加器電路進行版圖繪制，同時進行DRC檢查，對于進位和求和的輸出反相器都采用了比較大的寬長比，進位從左面輸出，求和從右面輸出，整個版圖的寬度和長度顯得比較適中。一位全加器版圖如圖2.3所示：圖2.3 一位

7、全加器電路版圖及DRC驗證結果2.4一位全加器版圖電路仿真并分析波形給一位全加器版圖網(wǎng)表輸入高電平電源電壓VDD和低電平GND，添加庫，加入激勵，再進行瞬態(tài)分析，.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v

8、(C) v(SUM) v(CO)對一位全加器版圖進行TSpice進行仿真，分析輸出波形與自己設計電路的邏輯功能是否一致。波形圖如下圖2.4所示：圖2.4一位全加器版圖輸入輸出仿真波形2.5 LVS檢查匹配用layout-Edit中的lvs對一位全加器進行LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，分析輸出結果檢查一位全加器電路原理圖與版圖的匹配程度；輸出結果如下圖2.5所示：圖2.5 一位全加器LVS檢查匹配圖由上圖的Circuits are equal.可得電路原理圖和版圖完全匹配?？?結本次版圖課程設計使用tanner軟件繪出一位全加器的電路原理圖，版圖并進行仿真與匹配檢查。在

9、繪制電路原理圖過程中，由于改錯了EXPORT netlist的路徑，所以在導出網(wǎng)表的時候出現(xiàn)問題，把原來的庫文件給覆蓋了，最后復制新的庫文件才把問題解決了。在繪制版圖的時候要注意交疊的距離，間距，因為所要畫的管子多所以盡量要節(jié)省面積，所以盡量用最小寬度來畫。最后還要進行DRC檢查。 在導出網(wǎng)表的時候一定要先Replace Setup,如果不進行這一步那么后面不能導出網(wǎng)表，在lvs匹配檢查的時候一定要把庫文件加入電路原理圖，否則在匹配的時候就會出現(xiàn)警告，并且在匹配檢查的時候一定要把激勵屏蔽。在TSpice仿真時候要把激勵加入，要仿真的時序加上，最后要分析仿真出來的波形與自己設計的電路邏輯是不是一

10、致。在本次的課設中在出錯和改錯的過程中，激起我對版圖設計較強的興趣，在實際運用中結合理論知識才能更好的融會貫通，更好的掌握和理解知識。所以經(jīng)過這次課程設計，讓我對版圖這門學科的理論知識和實際應用的軟件使用方面有更深的認識，增強自己的綜合能力。同時要感謝張老師和同學的無私幫助，讓我順利的完成本次的設計。參考文獻1陸瑞強編著.Tanner Pro集成電路設計與布局實戰(zhàn)指導.北京：科學出版社,2007.2王志功，竇建華等譯.CMOS集成電路-分析與設計.北京：電子工業(yè)出版社（第三版）,2004.10.3R.Jacob Baker,Harry W Li, David E.Boyce著，陳中建主譯.CM

11、OS電路設計布局與仿真.北京：機械工業(yè)出版社,2006.1.附錄一：電路原理圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 19:10:56* Waveform probing commands*.probe.options probefilename="F:13tannerwubingfeng110.dat"+ probesdbfile="F:13tannerwubingfeng.sdb"+ probetopmodule="Module0&q

12、uot;.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Main circuit: Module0M1 Gnd B N39 Gnd NMOS L=2u W=22u AD=66

13、p PD=24u AS=66p PS=24u M2 sum N31 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N27 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N27 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N33 C N34 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Gnd C N40 Gnd NMOS L=2u W=22

14、u AD=66p PD=24u AS=66p PS=24u M7 N34 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N40 B N41 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 N39 A N33 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M10 N34 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M11 CO N33 Gnd Gnd NMOS L

15、=2u W=22u AD=66p PD=24u AS=66p PS=24u M12 N27 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M13 N31 N33 N27 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M14 N41 A N31 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M15 N29 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 Vdd C N37

16、 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM17 Vdd B N35 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM18 N35 A N33 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM19 N29 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM20 N31 N33 N29 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM21 N3

17、6 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM22 N33 C N36 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM23 N29 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM24 CO N33 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM25 N38 A N31 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

18、M26 N37 B N38 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM27 sum N31 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM28 N36 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附錄二：版圖網(wǎng)表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Ve

19、rsion 9.00 ;* TDB File: F:13tannerbantuwubingfeng.tdb* Cell: Cell0Version 1.134* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/02/2013 - 22:10.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0

20、 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resisto

21、r ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resist

22、or ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19

23、 = VDD (19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u * M1 DRAIN GATE SOURCE BULK (3 71 5 82) M2 2 13 10 VDD PMOS L=2u W=11u * M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u * M3 DRAIN GATE SOURCE BULK (-11 71 -9 82) M4 VDD C 5 VDD PMOS L=2u W=11u * M4 DRAIN GATE SOURCE BULK (-5

24、 71 -3 82) M5 10 C VDD VDD PMOS L=2u W=11u * M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u * M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u * M7 DRAIN GATE SOURCE BULK (3 40 5 46) M8 2 13 8 GND NMOS L=2u W=6u * M8 DRAIN GATE SOURCE BULK (-26 40 -24

25、 46) M9 3 B 4 GND NMOS L=2u W=6u * M9 DRAIN GATE SOURCE BULK (-11 40 -9 46) M10 GND C 3 GND NMOS L=2u W=6u * M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u * M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u * M12 DRAIN GATE SOURCE BULK (-17 40 -15 46)

26、M13 VDD B 10 VDD PMOS L=2u W=11u * M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u * M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u * M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u * M16 DRAIN GATE SOURCE BULK (-70 71 -68 82) M17 10 A VDD VDD PMOS L=2u W=11u * M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u * M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2