基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計

1、一、 主要內(nèi)容與要求1.掌握應(yīng)用電子設(shè)計自動化（EDA）技術(shù)設(shè)計電子系統(tǒng)的方法；2.采用超高速集成電路硬件描述語言（Verilog）設(shè)計一種基于數(shù)字鎖相環(huán)的倍頻器； 3.重點設(shè)計數(shù)字環(huán)路濾波器和數(shù)控振蕩器；4.利用計算機仿真技術(shù)進行驗證；5.閱讀并翻譯3000單詞以上的英文資料。二、 主要技術(shù)要求1.系統(tǒng)能夠?qū)崿F(xiàn)輸出信號為輸入信號的2n倍頻；2.改變系統(tǒng)參數(shù)可以得到不同的倍頻信號，且始終能夠使輸出信號與輸入信號保持同步；3.用Verilog語言編寫設(shè)計程序，利用計算機仿真予以驗證。三、 研究方法1.在查閱大量技術(shù)資料的基礎(chǔ)上，進行設(shè)計方案的比較；2.確定全數(shù)字鎖相環(huán)系統(tǒng)的設(shè)計方案；3.采用自頂

2、向下的設(shè)計方法，進行系統(tǒng)模塊的劃分，并確定用Verilog設(shè)計各功能模塊的算法；4.編寫系統(tǒng)設(shè)計程序，并進行仿真驗證，經(jīng)過反復修改使電路系統(tǒng)達到設(shè)計要求。四、 工作進度安排1.2012年12月學習掌握Verilog設(shè)計技術(shù)，收集和整理與畢業(yè)設(shè)計有關(guān)的資料；2.2013年1月在分析和整理資料的基礎(chǔ)上寫開題報告，確定設(shè)計方案和研究技術(shù)路線；3.2013年3月完成環(huán)路濾波器和數(shù)控振蕩器的設(shè)計與仿真；4.2013年4月完成全數(shù)字倍頻器的系統(tǒng)設(shè)計與仿真；5.2013年5月撰寫畢業(yè)設(shè)計說明書和準備畢業(yè)答辯稿；6.2013年6月初畢業(yè)答辯。 指導教師 南華大學本科生畢業(yè)設(shè)計（論文）開題報告設(shè)計（論文）題目基

3、于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計設(shè)計（論文）題目來源省部級課題設(shè)計（論文）題目類型工程設(shè)計類起止時間2012.122013.6一、 設(shè)計（論文）依據(jù)及研究意義：鎖相環(huán)(phase-locked loop)是一種反饋控制電路，作用是實現(xiàn)設(shè)備外部的輸入信號與內(nèi)部的震蕩信號同步。其基本組成包括鑒相器（ phase detector ）、環(huán)路濾波器（ loop filter ）和壓控振蕩器（ voltage control oscillator）。倍頻器（frequency multiplier）是使輸出信號頻率等于輸入信號頻率整數(shù)倍的電路。利用非線性電路產(chǎn)生高次諧波或者利用頻率控制回路都可以構(gòu)成倍頻器。

4、倍頻器也可由一個壓控振蕩器和控制環(huán)路構(gòu)成。它的控制電路產(chǎn)生一控制電壓，使壓控振蕩器的振蕩頻率嚴格地鎖定在輸入頻率f1的倍乘值f0nf1上 。因為非線性變換過程中產(chǎn)生的大量諧波使輸出信號相位不穩(wěn)定，所以其構(gòu)成的倍頻器，倍頻噪聲較大。倍頻次數(shù)越高，倍頻噪聲就越大，使倍頻器的應(yīng)用受到限制。在要求倍頻噪聲較小的設(shè)備中，可采用根據(jù)鎖相環(huán)原理構(gòu)成的鎖相環(huán)同步倍頻器。模擬鎖相環(huán)主要由相位參考提取電路、壓控振蕩器、相位比較器、控制電路等組成。壓控振蕩器輸出的是與需要頻率很接近的等幅信號，把它和由相位參考提取電路從信號中提取的參考信號同時送入相位比較器，用比較形成的誤差通過控制電路使壓控振蕩器的頻率向減小誤差絕

5、對值的方向連續(xù)變化，實現(xiàn)鎖相，從而達到同步。數(shù)字鎖相環(huán)主要由相位參考提取電路、晶體振蕩器、分頻器、相位比較器、脈沖補抹門等組成。分頻器輸出的信號頻率與所需頻率十分接近，把它和從信號中提取的相位參考信號同時送入相位比較器，比較結(jié)果示出本地頻率高了時就通過補抹門抹掉一個輸入分頻器的脈沖，相當于本地振蕩頻率降低；相反，若示出本地頻率低了時就在分頻器輸入端的兩個輸入脈沖間插入一個脈沖，相當于本地振蕩頻率上升，從而達到同步。相比較而言，傳統(tǒng)的模擬鎖相環(huán)有較短的鎖定時間，可以保證參考時鐘源和輸出時鐘的穩(wěn)態(tài)相差。但其中心頻點受VCO的限制而范圍較小，環(huán)路帶寬較寬；當參考源出現(xiàn)瞬斷或者參考時鐘源切換時，VCO

6、輸出時鐘頻率會出現(xiàn)較大的相位瞬變。全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路帶寬和中心頻率編程可調(diào)，并且應(yīng)用在數(shù)字系統(tǒng)中時，不需A/D及D/A轉(zhuǎn)換。故本設(shè)計選用數(shù)字鎖相環(huán)。隨著數(shù)字通信系統(tǒng)的發(fā)展，鎖相環(huán)應(yīng)用愈廣，例如為相干解調(diào)提取參考載波,建立位同步等。具有門限擴展能力的調(diào)頻信號鎖相鑒頻器也是在近期發(fā)展起來的。在電子儀器方面，鎖相環(huán)在頻率合成器和相位計等儀器中起了重要作用。隨著數(shù)字鎖相環(huán)系統(tǒng)研究的不斷深入與發(fā)展，其性能會不斷提高，其意義重大，前景廣闊。二、 設(shè)計（論文）主要研究的內(nèi)容、預期目標：（技術(shù)方案、路線）1.掌握應(yīng)用電子設(shè)計自動化（E

7、DA）技術(shù)設(shè)計電子系統(tǒng)的方法。2.采用超高速集成電路硬件描述語言（Verilog）設(shè)計一種基于數(shù)字鎖相環(huán)的倍頻器。3.系統(tǒng)能夠?qū)崿F(xiàn)輸出信號為輸入信號的2n倍頻，改變系統(tǒng)參數(shù)可以得到不同倍頻信號，且始終能使輸出信號與輸入信號保持同步。4.用Verilog語言編寫設(shè)計程序，利用計算機仿真予以驗證。三、設(shè)計（論文）的研究重點及難點：本次設(shè)計的重點是數(shù)字鎖相環(huán)原理的理解和數(shù)字環(huán)路濾波器、數(shù)控振蕩器的設(shè)計，難點是用Verilog語言編寫設(shè)計程序?qū)崿F(xiàn)倍頻的輸出，以及利用計算機仿真予以驗證。四、 設(shè)計（論文）研究方法及步驟（進度安排）：研究方法：1.文獻查閱與研讀 2.問題提煉與探索 3.請教與研討進度安排

8、：1.2012年12月學習掌握Verilog設(shè)計技術(shù)，收集整理相關(guān)資料。2.2013年1月分析和整理資料的基礎(chǔ)上寫開題報告，確定設(shè)計方案和研究方案。3.2013年3月上半月完成環(huán)路濾波器和數(shù)控振蕩器的設(shè)計。4.2013年3月下半月完成環(huán)路濾波器和數(shù)控振蕩器的仿真。5.2013年4月上半月完成全數(shù)字倍頻器系統(tǒng)設(shè)計。6.2013年4月下半月完成全數(shù)字倍頻器系統(tǒng)仿真。7.2013年5月上半月撰寫初稿，反復修改，力爭寫出自己有見解的畢業(yè)論文。8.2013年5月下半月撰寫畢業(yè)設(shè)計說明書和準備畢業(yè)答辯稿。9.2013年6月初進行畢業(yè)答辯。五、 進行設(shè)計（論文）所需條件：1. 學習EDA這門課程，掌握Ver

9、ilog語言。2. 能通過圖書館和網(wǎng)絡(luò)進行相關(guān)資料的查找及論文的檢索。3. 能通過計算機進行與論文相關(guān)的設(shè)計與仿真。六、 指導教師意見：簽名： 年 月 日南華大學電氣工程學院畢業(yè)設(shè)計摘要：隨著數(shù)字通信系統(tǒng)的高速發(fā)展，數(shù)字鎖相環(huán)的應(yīng)用也越來越廣。由于非線性電阻構(gòu)成的倍頻器，倍頻噪聲較大,而為了滿足倍頻噪聲小的的需求，本文通過應(yīng)用EDA技術(shù)設(shè)計電子系統(tǒng)的方法，采用硬件描述語言Verilog ，設(shè)計了一種基于數(shù)字鎖相環(huán)的同步倍頻器系統(tǒng)。該系統(tǒng)經(jīng)過Quartus II軟件的仿真以及驗證，實現(xiàn)了輸出信號為輸入信號的2n倍頻的功能，改變系統(tǒng)參數(shù)也可以得到不同倍頻信號，而且始終能使輸出信號與輸入信號保持同步

10、。故該系統(tǒng)能夠減少因倍頻次數(shù)高而產(chǎn)生的倍頻噪聲，但有時會出現(xiàn)相位失鎖等問題。關(guān)鍵字：鎖相環(huán); 倍頻器; Verilog ；Quartus IIAbstract: With the rapid development of modern digital communication system, digital phase lock loop is becoming more and more widely used. Because of the nonlinear resistance of frequency multiplier, frequency multiplication noi

11、se is larger. In order to meet the needs of times frequency noise, in this paper, by using EDA technology to design electronic system, the method of using Verilog hardware description language, designs a synchronous frequency multiplier based on digital phase locked loop system. The system through s

12、imulation and validation of the quartus ii software implements 2 n times that of the output signal for the input signal frequency function, changes of system parameters can also get different times frequency signal, and have always been able to make the output signal is synchronized with the input s

13、ignal. So the system can reduce because of The Times the frequency of several times as a result of the high frequency noise, but sometimes there will be a phase lock and so on. Key words: Phase-Locked Loop; frequency multiplier ; Verilog ; Quartus II .目錄1緒論11.1設(shè)計依據(jù)及其研究意義11.2鎖相環(huán)技術(shù)的發(fā)展21.2.1鎖相環(huán)技術(shù)發(fā)展的歷史2

14、1.2.2鎖相環(huán)技術(shù)發(fā)展的現(xiàn)狀及其前景22關(guān)于EDA的介紹42.1Verilog簡介52.2Verilog和VHDL語言的對比62.3Quartus II簡介72.4本課題采用的設(shè)計方法83鎖相環(huán)的結(jié)構(gòu)與原理93.1模擬鎖相環(huán)的基本結(jié)構(gòu)及其工作原理93.2全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)及其工作原理114基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計134.1數(shù)字鑒相器的設(shè)計134.2數(shù)字環(huán)路濾波器的設(shè)計154.3數(shù)控振蕩器的設(shè)計184.4N分頻參數(shù)控制的設(shè)計194.5N分頻器的設(shè)計214.6倍頻器的設(shè)計234.7全數(shù)字鎖相環(huán)倍頻器的頂層模塊設(shè)計255基于數(shù)字鎖相環(huán)的同步倍頻器仿真分析276總結(jié)30參考文獻31謝辭32

15、附錄一33附錄二43 iv1 緒論1.1 設(shè)計依據(jù)及其研究意義本次研究的課題是基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計。鎖相環(huán)路是反饋電路的一種，鎖相環(huán)的英文全稱是Phase-Locked Loop，簡稱PLL。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，故其通常用于閉環(huán)跟蹤電路。之所以叫鎖相環(huán)，是因為其在工作的過程中，當輸出信號的頻率和輸入信號的頻率相等時，輸出電壓和輸入電壓能保持固定的相位差值，實現(xiàn)相位的鎖定的功能。鎖相環(huán)不僅在雷達、測量、通信和自動化控制等領(lǐng)域應(yīng)用極為廣泛，而且隨著電子技術(shù)向數(shù)字化方向發(fā)展，需要采用數(shù)字方式實現(xiàn)信號的鎖相處理，對全數(shù)字鎖相環(huán)的研究和應(yīng)用得到了越來越多的關(guān)注

16、。倍頻器（frequency multiplier）是實現(xiàn)輸出信號頻率等于輸入信號頻率整數(shù)倍的電路。倍頻器可由一個壓控振蕩器和控制環(huán)路組成,其控制電路產(chǎn)生一控制電壓，使壓控振蕩器的振蕩頻率嚴格地鎖定在輸入頻率fi的n倍值fonfi上 。倍頻器用途十分廣泛，如為了提高頻率穩(wěn)定度，發(fā)射機常采用倍頻器以使主振器振蕩在一個較低頻率；而調(diào)頻設(shè)備也常用倍頻器來增大頻率的偏移；倍頻器也已然成為相位鍵控通信機中載波恢復電路的一個重要組成單元。當然，倍頻器也可利用非線性電路產(chǎn)生高次諧波或者利用頻率控制回路構(gòu)成。由于非線性變換過程中產(chǎn)生的大量諧波可使輸出信號得相位不穩(wěn)定，所以這種倍頻器，倍頻噪聲較大。而倍頻次數(shù)越

17、高，倍頻噪聲就會越大，這就大大限制了倍頻器的應(yīng)用。所以為了減小設(shè)備中的倍頻噪聲，我們可以采用基于鎖相環(huán)原理構(gòu)成的同步倍頻器，這也正是本次課題研究意義之所在。1.2 鎖相環(huán)技術(shù)的發(fā)展1.2.1 鎖相環(huán)技術(shù)發(fā)展的歷史鎖相環(huán)技術(shù)起源于二十世紀三十年代，直至今日已經(jīng)發(fā)展了八十余年。鎖相環(huán)技術(shù)首先是由DeBellescize于1932年提出的鎖相環(huán)同步檢波技術(shù)。但首次公開對鎖相環(huán)路的描述，卻并未引起普遍的重視。一直到1947年，鎖相環(huán)第一次用于電視接收機水平和垂直掃描的同步，鎖相環(huán)技術(shù)才開始得到應(yīng)用。由于較高的成本和技術(shù)上的復雜性，鎖相環(huán)技術(shù)主要應(yīng)用在航天方面，包括深空探測和軌道衛(wèi)星的測速定軌等等；有時

18、也用于性能要求較高的精密測量儀和通信設(shè)備上。隨著70年代半導體技術(shù)和集成電路技術(shù)的發(fā)展，逐漸出現(xiàn)了集成的環(huán)路部件、通用單片機集成鎖相環(huán)路以及多種專用集成鎖相環(huán)路。至此，鎖相環(huán)路成為了一個低成本、使用簡單的多功能組件，為鎖相環(huán)技術(shù)能在更廣泛的領(lǐng)域中應(yīng)用提供了條件。而1970年4月24日我國利用鎖相環(huán)技術(shù)發(fā)射的第一顆人造衛(wèi)星東方紅一號，不僅把“東方紅”的樂曲傳遍了全球同時也開始了鎖相環(huán)技術(shù)的新時代。1.2.2 鎖相環(huán)技術(shù)發(fā)展的現(xiàn)狀及其前景鎖相環(huán)技術(shù)的發(fā)展非常迅速，如今鎖相環(huán)的理論已經(jīng)應(yīng)用到了很多領(lǐng)域。主要有頻率合成、無線通信、調(diào)制解調(diào)、電視機彩色副載波提取等許多領(lǐng)域?？捎糜谑謾C中、SDH網(wǎng)絡(luò)中、在

19、汽車MP3無線發(fā)射器中、測量汽車轉(zhuǎn)速中都是十分典型的應(yīng)用。比如在如今手機十分普遍的年代，由于手機中所需的工作頻點數(shù)目多、頻點要求可變、頻率高穩(wěn)定度，所以鎖相環(huán)技術(shù)在手機中的主要功能就是利用鎖相環(huán)頻率合成器產(chǎn)生手機中所需要的高精度的頻率。當然，鎖相環(huán)的很多優(yōu)點使得鎖相環(huán)技術(shù)在許多日常用品中發(fā)揮著其巨大的功效。鎖相環(huán)路之所以獲得日益廣泛的應(yīng)用是因為它具有以下四個重要特征:第44頁，共43頁1、跟蹤性。在環(huán)路鎖定的狀態(tài)下，只要輸入頻率發(fā)生了變化，壓控振蕩器就會立即響應(yīng)這個變化，迅速跟蹤輸入頻率，使得輸入與輸出同步。鎖相接收機就運用了這種環(huán)路。2、 濾波特性。環(huán)路濾波器可以使鎖相環(huán)路具有窄帶濾波特性，

20、能夠?qū)⒒爝M輸入信號中的噪聲和雜散干擾濾除，而且通帶可以做的非常窄，其性能是任何RC、LC、石英晶體、陶瓷濾波器都不能攀比的。3、理想頻率控制特性。正是由于鎖相環(huán)在鎖定狀態(tài)時無剩余頻差的存在，使它在頻率合成和自動頻率控制技術(shù)等方面獲得廣泛的應(yīng)用。4、易集成化性。組成環(huán)路的基本部件不但都可以用簡單的模擬集成電路實現(xiàn)，也可以用數(shù)字集成電路實現(xiàn)。所以集成鎖相環(huán)的體積越來越小，成本越來越低，而可靠性卻越來越強，用途也越來越廣。如今，鎖相環(huán)技術(shù)的理論與研究日臻完善，應(yīng)用范圍也遍及整個電子技術(shù)領(lǐng)域。隨著通信技術(shù)和電子系統(tǒng)的高速發(fā)展和鎖相環(huán)技術(shù)能夠提高系統(tǒng)的工作穩(wěn)定性和可靠性的需求，促使集成鎖相環(huán)和數(shù)字鎖相環(huán)

21、突飛猛進。目前鎖相環(huán)技術(shù)正朝著集成化、數(shù)字化、多用化以及小型化方向高速發(fā)展。2 關(guān)于EDA的介紹EDA即電子設(shè)計自動化，英文全稱是Electronic Design Automation，是由20世紀90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計算機為工具，在EDA軟件平臺上，根據(jù)硬件描述語言完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。由于數(shù)字系統(tǒng)自動化設(shè)計的軟硬件方面的技術(shù)已比較成熟，應(yīng)用的普及程度也已

22、經(jīng)比較大，故這里所謂EDA主要是指數(shù)字系統(tǒng)的自動化設(shè)計。而模擬電子系統(tǒng)的EDA正在進入實用，其初期的EDA工具不一定需要硬件描述語言。典型的EDA工具中必須包含兩個特殊的軟件包（或其中之一），即綜合器和適配器。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件結(jié)構(gòu)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。EDA仿真測試技術(shù)只需通過計算機就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能、特點來完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標器件進行所謂邊界掃描測試。這一切都極大地提高了

23、大規(guī)模系統(tǒng)電子設(shè)計自動化程度。與單片機系統(tǒng)開發(fā)相比，利用EDA技術(shù)對FPGA/CPLD的開發(fā)，通常是一種借助于軟件方式的純硬件開發(fā)，因此可以通過這種途徑進行所謂專用集成電路（ASIC）開發(fā)，而最終的ASIC芯片，可以是FPGA/CPLD，也可以是專制的門陣列掩模芯片，F(xiàn)PGA/CPLD只起到硬件仿真ASIC芯片的作用。而利用計算機進行的單片機系統(tǒng)的開發(fā)，主要是軟件開發(fā)，在這個過程中只需程序編譯器就可以了。電子設(shè)計自動化可分為三個不同的發(fā)展階段：第一階段的EDA技術(shù)是電子圖板時期。早在20世紀60、70年代新的技術(shù)革命時期，計算技術(shù)的發(fā)展很快，于此同時電子設(shè)計進入了中小規(guī)模集成電路開發(fā)應(yīng)用時期，

24、電子系統(tǒng)產(chǎn)品設(shè)計從原來的分離元器件逐漸被越來越多的集成電路所代替，并且每個集成電路中所包含的元件從原來的幾十、幾百也逐漸增至幾千甚至上萬。需要和可能迫使電子設(shè)計工程師對二維平面圖形開始用計算機進行輔助設(shè)計，代替機械、繁雜的手工設(shè)計。這一時期的計算機輔助設(shè)計通?？煞Q謂輔助制圖，也被形象的叫做電子圖板。第二階段的EDA技術(shù)是輔助設(shè)計和仿真分析時期。即以電路輔助設(shè)計和仿真分析技術(shù)為核心，分支軟件迅速發(fā)展時期。到了20世紀80年代初期，隨著計算和微電子技術(shù)的發(fā)展以及EDA技術(shù)自身發(fā)展的需要，像熱分析、時序分析、失效分析、模擬電路分析、數(shù)字電路分析、數(shù)模混合電路分析、印刷電路板自動布線等電子設(shè)計自動化的

25、應(yīng)用紛紛出現(xiàn)，使得多層印刷電路板、大規(guī)模和超大規(guī)模集成電路設(shè)計的自動化成為現(xiàn)實。同時，由于集成電路設(shè)計有周期短、設(shè)計費用低的特點，使其按用戶的需要設(shè)計和制造變成可能，因而又引出以半定制、全定制為特征的專用集成電路（ASIC）的概念，使集成電路制造在20世紀80年代中期又發(fā)生了一場革命性變化。第三代階段的EDA技術(shù)是集成綜合概念設(shè)計時期。第三代EDA作為新一代EDA技術(shù)要解決系統(tǒng)層的描述，系統(tǒng)層的仿真和綜合。新一代EDA技術(shù)由于采用了統(tǒng)一的數(shù)據(jù)庫，每一層次的設(shè)計工作直接為相鄰的層次和工作提供了它的數(shù)據(jù)，并且可以隨時更新和檢驗，這就使得本來要串行的工作變成了同時的工作。同時工程實際上還包含了結(jié)構(gòu)設(shè)

26、計、模具設(shè)計和快速制作，使設(shè)計加工、制造和測試都能在計算機輔助設(shè)計下進行。現(xiàn)代的EDA技術(shù)可以輔助電子設(shè)計的方方面面，可以處理系統(tǒng)電路，包括各種數(shù)字電路、模擬電路、數(shù)?；旌想娐返脑O(shè)計，可采用的手段也包括了集成電路、厚薄膜混合電路、多芯片模塊、印刷電路板，可進行仿真分析等。2.1 Verilog簡介Verilog是一種硬件描述語言，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯表達式、邏輯電路圖以及數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog是從用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,它是由GDA(Gateway Design Automation)公司的P

27、hilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，隨后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog 迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得Verilog 成為了該公司的獨家專利。1990年CADENCE公司公開發(fā)表了Verilog ,并成立LVI組織以促進Verilog 成為IEEE標準，即IEEE Standard 1364-1995?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工

28、程領(lǐng)域，己成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，Verilog與VHDL語言將承擔起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。2.2 Verilog和VHDL語言的對比這兩種語言不僅都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且還是 IEEE 的標準。Verilog 是1995 年才成為標準的，而VHDL早在是 1987年就已成為標準的。這個是因為Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的，而VHDL 是美國軍方組織開發(fā)的 。Verilog和VHDL有以下共同的特點： 1、能形式化地抽象表示電路的行為和結(jié)構(gòu)。2、支持邏輯設(shè)計中層次和范圍地描述。 3、可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為

29、和結(jié)構(gòu)。4、具有電路仿真與驗證機制以保證設(shè)計的正確性。5、支持電路描述由高層到低層的綜合轉(zhuǎn)換。6、硬件描述和實現(xiàn)工藝無關(guān)。 7、便于文檔的管理。8、易于理解和設(shè)計重用 。 當然Verilog和VHDL也各有特點。 Verilog 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計群體，成熟的資源也比 VHDL 豐富，同時 Verilog 簡單易學，只要有 C 語言的編程基礎(chǔ)，通過比較短的時間和一些實際的操作，就可以在 2 至3 個月內(nèi)掌握這種設(shè)計技術(shù)。這也是其較VHDL語言的一個巨大的優(yōu)勢。VHDL 的設(shè)計相對就要難一點，這個不僅因為 VHDL 不是很直觀，而且還需要有 Ada 編程基礎(chǔ)，一般認為至少要6

30、個月以上的專業(yè)培訓才能掌握。目前版本的 Verilog 和 VHDL 在行為級抽象建模的覆蓋面范圍方面也有所不同。一般認為 Verilog 在門級開關(guān)電路描述方面要強很多，但在系統(tǒng)級抽象方面要比 VHDL 略差一些。目前在美國、日本和臺灣，高層次數(shù)字系統(tǒng)設(shè)計領(lǐng)域中，應(yīng)用 Verilog 和 VHDL 的比率差不了多少，大概分別是 80 和 20 ；但在歐洲 VHDL 發(fā)展的相對要好些。而在中國，雖然VHDL也有一定的市場，但很多集成電路設(shè)計的公司都采用 Verilog。所以，Verilog 比VHDL具有更強的生命力。 綜上所述，Verilog 語言作為學習HDL的設(shè)計方法入門和基礎(chǔ)是非常合適

31、的。只要掌握了Verilog 語言建模、綜合和仿真技術(shù)，不僅可以增加對數(shù)字電路設(shè)計的深入了解，還可以為后續(xù)高級階段的更高一級學習打好基礎(chǔ)，包括數(shù)字通信和數(shù)字信號處理的FPGA實現(xiàn)、IC設(shè)計等領(lǐng)域。所以，相較而言本文的設(shè)計中，采用Verilog 語言。 2.3 Quartus II簡介 Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、Verilog以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入的形式，內(nèi)嵌自有的綜合器和仿真器，也可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus

32、II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，還提供了完善的用戶圖形界面設(shè)計方式。具有界面統(tǒng)一，功能集中，易學易用和運行速度快等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度，同時對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。2.4 本課題采用的設(shè)計方法現(xiàn)代數(shù)字系統(tǒng)一般采用自頂向下的設(shè)計方法。要采用這個方法首先需要對整個系統(tǒng)的設(shè)計進行方案設(shè)計和模塊的劃分，再對幾個模塊進行綜合，就可以方

33、便，靈活地設(shè)計出一個可靠性很高的數(shù)字系統(tǒng)。這樣，系統(tǒng)的高層次的抽象功能模塊就變成了獨立的易于實現(xiàn)的低層次功能模塊。在所有功能模塊都確定下來后，就可以用Verilog語言描述具體電路模塊，并用Quartus II軟件進行仿真測試，實現(xiàn)每個功能塊，然后設(shè)計一個頂層模塊將這些設(shè)計好的，功能獨立相對完整的功能塊連接起來，從而完成整個設(shè)計。3 鎖相環(huán)的結(jié)構(gòu)與原理3.1 模擬鎖相環(huán)的基本結(jié)構(gòu)及其工作原理鎖相環(huán)的英文全稱是Phase-Locked Loop,簡稱PLL。而模擬鎖相環(huán)通常由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三個部分組成，鎖相環(huán)組成的結(jié)構(gòu)框圖如圖3.1所示。VCOLFPD輸

34、入信號fin Ud Uc 輸出信號fout 圖3.1 鎖相環(huán)結(jié)構(gòu)框圖鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成Ud（t）電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓Uc（t），對振蕩器輸出信號的頻率實施控制。當壓控振蕩器的頻率由于某種原因而發(fā)生變化時，必然引起相位的變化。該相位變化在鑒相器中與參考晶體的穩(wěn)定相位相比較，使鑒相器輸出一個與相位誤差信號成比例的誤差電壓Ud，經(jīng)過低通濾波器，取出其中緩慢變動數(shù)值，將壓控振蕩器的輸出頻率拉回到穩(wěn)定的值上來，從而實現(xiàn)了相位負反饋控制。鎖相環(huán)的工作原理：1、基準輸入信號fin和

35、經(jīng)過采集并分頻的輸出信號fout同時輸入鑒相器PD；2、鑒相器PD通過比較fin和fout信號的相位差，再輸出一個直流脈沖電壓Ud給環(huán)路濾波器LF；3、環(huán)路濾波器LF通過Ud，再輸出一個控制電壓Uc；4、 Uc控制VCO，使其頻率發(fā)生改變；5、再通過一個比較短的跟蹤時間，壓控振蕩器VCO 的輸出fout就會穩(wěn)定于系統(tǒng)設(shè)定值。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，最終使得使得輸入和輸出信號相位同步，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當輸出信號的頻率等于輸入信號的頻率時，輸出電壓與輸入電壓就會保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱

36、的由來。鎖相環(huán)在數(shù)據(jù)采集系統(tǒng)中應(yīng)用尤為廣泛。數(shù)據(jù)采集系統(tǒng)中要求不同的數(shù)據(jù)采集板共享同一個采樣時鐘。而通過鎖相環(huán)可以使所有各自的本地20兆赫茲和80兆赫茲時基的相位都同步，從而使采樣時鐘也同步，所以都能嚴格地在同一時刻進行數(shù)據(jù)采集。鎖相環(huán)可以使輸出信號和輸入信號之間的相位同步。當沒有輸入信號時，環(huán)路濾波器沒有輸出信號。此時，壓控振蕩器VCO自由振蕩在其固有頻率fv。當信號輸入頻率為fr時，Ur 和Uv在鑒相器中同時進行鑒相。如果fr和fv相差不大，鑒相器就會輸出一個與Ur和Uv的相位差成正比的誤差電壓Ud，再通過環(huán)路濾波器濾LF去誤差電壓Ud中的高頻成分，輸出一個控制電壓Uc，并使壓控振蕩器的頻

37、率fv朝著輸入信號的頻率fr靠攏，最終達到fv=fr的目的，使環(huán)路鎖定。鎖相環(huán)路一旦被鎖定后，壓控振蕩器的輸出信號fv與環(huán)路的輸入信號fr之間就僅僅存在一個固定的相位差，這時我們就稱該環(huán)路已被鎖定。環(huán)路的鎖定狀態(tài)是對輸入信號的頻率和相位不變而言的，若環(huán)路輸入的是頻率和相位都不斷變化的信號，則由于鎖相環(huán)路的跟蹤特性，壓控振蕩器的頻率和相位就會不斷地跟蹤輸入信號的頻率和相位變化。鎖相環(huán)路之所以它在電子技術(shù)的各個領(lǐng)域中都有著廣泛的應(yīng)用，是因為其在鎖定后，不僅能使輸出信號頻率與輸入信號頻率嚴格同步，而且還具有頻率的跟蹤特性。3.2 全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)及其工作原理在數(shù)字電路技術(shù)不斷發(fā)展的過程中，數(shù)字

38、鎖相環(huán)（簡稱DPLL）在許多方面都得到了廣泛應(yīng)用。如頻率的合成、調(diào)制解調(diào)、FM 立體聲解碼、圖象處理和彩色副載波同步等。傳統(tǒng)的模擬鎖相環(huán)具有直流零點漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點，而數(shù)字電路具有體積小、價格低和可靠性高等優(yōu)點。因為數(shù)字鎖相環(huán)不僅解決了模擬鎖相環(huán)的缺點，吸收了數(shù)字電路的優(yōu)點，同時還可以實時處理離散樣值的能力，所以數(shù)字鎖相環(huán)成為鎖相技術(shù)發(fā)展的方向是必然的。由于該環(huán)路環(huán)中的各個模塊都是以純數(shù)字器件來實現(xiàn)的，而且誤差控制信號和受控的輸出電壓不是模擬鎖相環(huán)中的模擬電壓，而是離散的數(shù)字信號，所以稱之為數(shù)字鎖相環(huán)DPLL。數(shù)字鎖相環(huán)雖然具有低成本、電路簡單有效和有較高的穩(wěn)定性的

39、優(yōu)點，但也具有一些缺點。一是和模擬鎖相環(huán)一樣,只要失去了基準頻率,其輸出頻率就會立刻跳回振蕩器本身的頻率;二是其輸出頻率會產(chǎn)生抖動，且頻差越大，抖動就會越大，不利于在一些要求較高設(shè)備中的應(yīng)用。如今，在大規(guī)模、超高速的數(shù)字集成電路不斷發(fā)展的過程中，可以實現(xiàn)加大頻率的跟蹤范圍而不降低振蕩器的頻率穩(wěn)定度， DPLL工作的穩(wěn)定性與可靠性得到了的一定程度提高。全數(shù)字鎖相環(huán)DPLL主要由四部分組成，分別是頻率切換電路、數(shù)字鑒相器、可逆計數(shù)器和N分頻器。其中后兩者的時鐘不用VCO，而是由外部晶振提供的，這樣就可以大大減輕外部干擾（如溫度的升降和電源電壓的波動等）對環(huán)路的影響。同時，系統(tǒng)可編程芯片的采用，大大

40、提高了系統(tǒng)的集成度和可靠性。一階全數(shù)字鎖相環(huán)主要由鑒相器、K變模可逆計數(shù)器（KCounter）、脈沖加減電路（IDCounter）和N分頻器四部分構(gòu)成。其中KCounter和IDCounter時鐘分別為環(huán)路中心頻率fc的M倍和2N倍（M和N都是2的整數(shù)冪）。本次設(shè)計中兩個時鐘使用相同的系統(tǒng)時鐘信號。一階DPLL基本結(jié)構(gòu)如圖3.2所示。圖3.2 一階DPLL的基本結(jié)構(gòu)當環(huán)路未鎖定時，XOR鑒相器通過比較輸入信號fin和輸出信號fout之間的相位差，產(chǎn)生K變模可逆計數(shù)器的計數(shù)方向控制信號dnup；K變?？赡嬗嫈?shù)器根據(jù)計數(shù)方向控制信號dnup調(diào)整計數(shù)值，dnup為高時進行減計數(shù)，并當計數(shù)值到達0時，

41、輸出借位脈沖信號borrow；為低時進行加計數(shù)，并當計數(shù)值達到預設(shè)的K模值時，輸出進位脈沖信號carry；脈沖加減電路則根據(jù)進位脈沖信號carry和借位脈沖信號borrow在電路輸出信號idout中進行脈沖的增加和扣除操作，來調(diào)整輸出信號的頻率；重復上面的調(diào)整過程，當環(huán)路進入鎖定狀態(tài)時，異或門鑒相器的輸出se為一占空比50%的方波，而K變?？赡嬗嫈?shù)器則周期性地產(chǎn)生進位脈沖輸出carry和借位脈沖輸出borrow，導致脈沖加減電路的輸出idout周期性的加入和扣除半個脈沖。這樣對于輸出的頻率沒有影響，也正是基于這種原理，可以把等概率出現(xiàn)的噪聲很容易的去掉。環(huán)路濾波器的性能優(yōu)劣會直接影響到跟蹤環(huán)路

42、的性能。而采用數(shù)字化的環(huán)路濾波器便于調(diào)試參數(shù)和提高系統(tǒng)可靠性。環(huán)路濾波器的輸出要直接控制頻率合成器產(chǎn)生相應(yīng)頻率，使本地偽碼能夠準確跟蹤發(fā)端信息。數(shù)字環(huán)中使用的數(shù)字環(huán)路濾波器與模擬環(huán)中使用的環(huán)路濾波器作用一樣，都對噪聲及高頻分量起抑制作用，并且控制著環(huán)路相位校正的速度與精度。適當選擇濾波器的參數(shù)，可以改善環(huán)路的性能。數(shù)字環(huán)路濾波器的設(shè)計原理是建立在模擬環(huán)路濾波器的基礎(chǔ)上的。4 基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計4.1 數(shù)字鑒相器的設(shè)計鑒相器的英文全稱是phase detector，簡稱PD。鑒相器是鎖相環(huán)的重要組成部分，是能夠鑒別出兩輸入信號相位差的器件，并使輸出電壓se與兩個輸入信號之間的相位差有

43、確定關(guān)系的電路。常用的鑒相器有兩種類型：異或門XOR鑒相器和邊沿控制鑒相器ECPD。由于前者的簡單性和易于實現(xiàn)性，本設(shè)計中采用異或門(XOR)鑒相器。異或門鑒相器比較輸入信號fin相位和輸出信號fout相位之間的相位差se=fin-fout，并輸出誤差信號se作為K變?？赡嬗嫈?shù)器的計數(shù)方向信號。環(huán)路鎖定時，se為一占空比50%的方波，此時的絕對相位差為90°。因此異或門鑒相器相位差極限為±90°。異或門鑒相器模塊由圖4.1所示：異或門鑒相器 fin fout se 圖4.1 異或門鑒相器框圖XOR鑒相器模塊端口設(shè)計說明如下：module xormy(a,b,y);

44、 /XOR鑒相器。input a,b; /兩個輸入信號output y; /輸出信號其中 fin為對應(yīng)XOR的輸入端a，fout為對應(yīng)XOR輸出端b，se為對應(yīng)XOR的輸出端y。異或門鑒相器在環(huán)路鎖定下及相差為±90°時的仿真波形分別如圖4.2、圖4.3和圖4.4所示：圖4.2 環(huán)路鎖定時XOR鑒相器輸出的波形圖4.3 b滯后a 90度時的XOR鑒相器輸出的波形圖4.4 b超前a 90度時的XOR鑒相器輸出的波形4.2 數(shù)字環(huán)路濾波器的設(shè)計數(shù)字環(huán)路濾波器的英文全稱是Digital loop filter，簡稱DLF，其作用是消除鑒相器輸出的相位差信號se中的高頻成分。本次設(shè)

45、計可用一個K變?？赡嬗嫈?shù)器來保證環(huán)路運行性能的穩(wěn)定性。K變?？赡嬗嫈?shù)器是根據(jù)鑒相器輸出的相位差信號se來進行加減運算的。當se為低電平時，計數(shù)器進行減運算，如果結(jié)果為零，則輸出一個借位脈沖信號borrow給脈沖加減電路；當se為高電平時，計數(shù)器進行加運算，如果相加的結(jié)果達到預設(shè)的模值，則輸出一個進位脈沖信號carry給脈沖加減電路。當Fout同步于Fin或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結(jié)果在初始值處上下徘徊，不會產(chǎn)生進位和借位脈沖，濾除因隨機噪聲引起的相位抖動。計數(shù)器根據(jù)輸出結(jié)果生成控制增減脈沖動作的控制指令。數(shù)字濾波器的工作過程如下,將異或鑒相器產(chǎn)生的se信號加到環(huán)路濾波

46、器的輸入端, 在環(huán)路濾波器模塊內(nèi)設(shè)置一個可逆計數(shù)器,計數(shù)器初始值設(shè)為kmode；超前脈沖到來時, 可逆計數(shù)器加1,滯后脈沖到來時,可逆計數(shù)器減1.經(jīng)過一段時間的計數(shù)后,當可逆計數(shù)器為ktop 時,表示本地信號超前,環(huán)路濾波器輸出扣脈沖信號,可逆計數(shù)器復位為kmode; 當可逆計數(shù)器為0 時,表示本地信號滯后,環(huán)路濾波器輸出增脈沖信號,可逆計數(shù)器復位為kmode。從而起到了環(huán)路濾波的作用。在DPLL 的基本結(jié)構(gòu)中,K變?？赡嬗嫈?shù)器始終起作用。當環(huán)路鎖定后,如果模數(shù)kmode較小,則K 變?？赡嬗嫈?shù)器會周期性輸出超前脈沖和滯后脈沖,在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除,其結(jié)果是在脈沖加減電路

47、的輸出信號中產(chǎn)生了周期性的誤差,稱為“波紋”；如果模數(shù)kmode足夠大,這種“波紋” 誤差通過除N 計數(shù)器后, 可以減少到N 個周期出現(xiàn)一次,即K 模可逆計數(shù)器的超前脈沖和滯后脈沖的周期是N個參考時鐘周期。kmode 的大小決定了DPLL的跟蹤步,kmode 越大,跟蹤步長越小,鎖定時的相位誤差越小, 但捕獲時間越長kmode越小,跟蹤步長越大,鎖定時的相位誤差越大, 但捕獲時間越短。K變?？赡嬗嫈?shù)器模值K對DPLL的性能指標有著很大的影響。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導致較大的捕捉時間和較窄的捕捉帶寬。減小模值K 可以縮短

48、捕捉時間，擴展捕捉帶寬，但是降低了DPLL 的抗噪能力。本設(shè)計中選擇Kmode=4。在初始時刻，計數(shù)器被置初值為K/2=2，這樣可以DPLL捕捉速度很快。K變?？赡嬗嫈?shù)器模塊端口設(shè)計如下：module KCounter(Kclock,reset,dnup,enable,Kmode,carry,borrow);input Kclock; /系統(tǒng)時鐘信號input reset; /全局復位信號,高電平有效input dnup; /鑒相器輸出的加減控制信號input enable; /可逆計數(shù)器計數(shù)允許信號，高電平有效input 2:0Kmode; /計數(shù)器模值設(shè)置信號output carry; /

49、進位脈沖輸出信號output borrow; /借位脈沖輸出信號wire borrow ，carry;reg 8:0Count; /可逆計數(shù)器reg 8:0Ktop; /預設(shè)模值寄存器K變?？赡嬗嫈?shù)器模塊仿真如圖4.4和圖4.5所示： 圖4.4 K=2可逆計數(shù)器的仿真圖4.5 K=4可逆計數(shù)器的仿真對比圖4.4和圖4.5可知： K值小則捕捉時間短，能捕捉到更窄的帶寬，但任意一個誤脈沖也可能導致該計數(shù)器產(chǎn)生進或借位脈沖，即抗噪能力弱；K值大則捕捉的時間長，脈沖捕捉范圍窄，可能產(chǎn)生不了進或借位脈沖，但同時也減少了誤脈沖的干擾，即抗噪能力強。故在設(shè)計時應(yīng)該合理的設(shè)定K值。4.3 數(shù)控振蕩器的設(shè)計在全

50、數(shù)字鎖相環(huán)中，數(shù)控振蕩器有別于以往的壓空振蕩器，數(shù)控振蕩器由脈沖加減電路實現(xiàn)，根據(jù)數(shù)字濾波器的給出的進位脈沖信號carry和借位脈沖信號borrow進行輸出脈沖的調(diào)整。當沒有進位脈沖信號和借位脈沖信號時，脈沖加減信號就是對時鐘進行二分頻輸出，當有進位脈沖信號時，脈沖加減模塊會增加一個脈沖，相當于減少了脈沖周期，而增加了輸出頻率；同理，當有借位脈沖信號時，脈沖加減模塊會減少了一個脈沖，相當于增加了脈沖周期，而減少輸出了頻率；這樣通過脈沖增減模塊的對輸入信號頻率和相位的跟蹤和調(diào)整，最終使輸出信號鎖定在輸入信號的頻率和信號上，其工作原理波形如圖4.6所示：圖4.6 脈沖加減電路工作原理波形脈沖增減模

51、塊模塊端口設(shè)計如下：module IDCounter (IDclock,reset,inc,dec,IDout);/脈沖增減模塊input IDclock,reset,inc,dec;/輸入時鐘、復位、進位脈沖、借位脈沖信號output IDout;/輸出信號reg IDout;脈沖增減模塊模塊仿真如圖4.7所示： 圖4.7脈沖增減模塊模塊仿真圖由圖4.7可知：0-1us時沒有進借位脈沖信號，振蕩器二分頻輸出；2us時有借位脈沖信號，振蕩器在4us時扣除一個脈沖；5us時有進位脈沖信號，振蕩器在7us時增加一個脈沖。4.4 N分頻參數(shù)控制的設(shè)計本次設(shè)計采用了動態(tài)N分頻，這就加寬了頻率的鎖定范圍

52、。本模塊設(shè)計的原理就是用高頻時鐘對輸入信號的周期進行測量，可以得到量化后的N值，N值的大小是由高頻時鐘的長度決定的，且高頻時鐘的長度越長，N的值就會越大。N分頻參數(shù)控制模塊端口設(shè)計如下：module counter_N(clk, fin, reset, count_N);/利用clk對fin脈沖的測量并給出N值 input clk , fin, reset;/時鐘、輸入和復位信號output 14:0 count_N;/ counter_N 是輸出信號，其值大小是輸入信號fin周期長度的一半N分頻參數(shù)控制模塊仿真如圖4.8和圖4.9所示：圖4.8 N=4分頻參數(shù)控制模塊的仿真圖（fclk=8*

53、fin）圖4.9 N=5分頻參數(shù)控制模塊的仿真圖（fclk=10*fin）4.5 N分頻器的設(shè)計本次設(shè)計是用一個簡單的除N計數(shù)器來構(gòu)成N分頻器的。加減電路輸出的脈沖經(jīng)過N分頻器分頻后，可以得到整個鎖相環(huán)路的同步輸出信號fout。同時，因為fout=clk/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。除N計數(shù)器對脈沖加減電路的輸出idout再進行N分頻，得到整個環(huán)路的輸出信號fout。同時，因為fc=idclock/2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。N分頻器模塊端口設(shè)計如下：module div_N (clkin,n,reset,clkout); /N

54、分頻模塊input clkin,reset; /輸入信號、復位信號input 14:0 n; /分頻倍數(shù)N值output clkout; /輸出信號N分頻器模塊仿真分別如圖4.10、圖4.12和圖4.13所示：圖4.10 N=4分頻器模塊仿真圖4.11 N=10分頻器模塊仿真圖4.12 N=20分頻器模塊仿真4.6 倍頻器的設(shè)計為了能通過FPGA來實現(xiàn)倍頻的功能，這里專門設(shè)計了一種全數(shù)字倍頻器。數(shù)字倍頻器的原理如圖4.13所示：可編程N分頻器計數(shù)器輸入信號fin 輸出信號fout K分頻器 時鐘fc 圖4.13倍頻器原理圖設(shè)置一標準的時鐘信號，時鐘頻率fc。采用可編程分頻器對時鐘信號進行分頻，

55、其分頻系數(shù)由計數(shù)器提供，若分頻系數(shù)為N，則輸出頻率為fc的N分頻，即：fout=fc/N時鐘信號經(jīng)K分頻后送至計數(shù)器，計數(shù)器在輸入信號的半個周期內(nèi)對fc/K脈沖計數(shù)，若忽略各種誤差因數(shù)，其計數(shù)值為N，則有:N=fc/（2K*fin）由以上兩式可得：fout=2K*fin即實現(xiàn)了對輸入信號頻率的2K倍頻。數(shù)字倍頻器中計數(shù)器的實質(zhì)是利用脈沖對輸入信號的周期進行填脈沖計數(shù)，實現(xiàn)周期測量。由于該模塊在工作的過程中連續(xù)地測量輸入信號的周期，所以它又是一個頻率計，同時兼有測頻與測周期的功能。倍頻器模塊簡化圖如圖4.14所示：4.14倍頻器模塊簡化圖數(shù)字鎖相環(huán)和倍頻器連接構(gòu)成的鎖相環(huán)倍頻器總框圖如圖4.15所示：圖4.15鎖相環(huán)倍頻器總框圖倍頻器模塊端口設(shè)計如下：module BP (fin,fout,fc,reset,K);input fin,fc; /clk時鐘100ns(10MHZ）input reset; /reset高電平復位input 14:0K; /K是倍頻系數(shù)output f